CMOS圖像傳感器中低功耗流水線ADC的設(shè)計(jì).pdf

1、模數(shù)轉(zhuǎn)換器(ADC)是負(fù)責(zé)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的器件，在現(xiàn)今的大規(guī)模集成電路特別是混合信號(hào)集成電路中，得到了越來越廣泛的應(yīng)用。而流水線模數(shù)轉(zhuǎn)換器(PipelinedADC)由于可以實(shí)現(xiàn)高速高精度低功耗的完美結(jié)合，因而有著更為廣闊的應(yīng)用前景。本文采用Smic0.18μm CMOS工藝，設(shè)計(jì)了一款10位精度15MHz采樣率應(yīng)用于高性能CMOS圖像傳感器中的流水線ADC。
　　 流水線模數(shù)轉(zhuǎn)換器采用傳統(tǒng)的每級(jí)1.5位結(jié)構(gòu)，一共9級(jí)

2、。在實(shí)現(xiàn)過程中，首先通過Matlab Simulink工具箱，建立了每級(jí)1.5位10位15MHz采樣率流水線ADC的系統(tǒng)模型，并逐一考慮了比較器失調(diào)誤差、熱噪聲以及余數(shù)放大器增益誤差等非理想因素對(duì)系統(tǒng)性能的影響，然后通過系統(tǒng)仿真，確立了每級(jí)采樣電容值、每級(jí)余數(shù)放大器DC增益與帶寬等設(shè)計(jì)指標(biāo)。
　　 在電路設(shè)計(jì)時(shí)，將系統(tǒng)劃分為模擬電路部分與數(shù)字電路部分。在設(shè)計(jì)模擬電路部分時(shí)，采用全差分結(jié)構(gòu)的余數(shù)放大器來消除系統(tǒng)共模噪聲的干擾；通過

3、采用動(dòng)態(tài)鎖存結(jié)構(gòu)比較器以及在流水線相鄰兩級(jí)之間共用一套偏置電路來降低系統(tǒng)的靜態(tài)功耗；通過在流水線的前幾級(jí)進(jìn)行采樣電容尺寸縮放，降低運(yùn)算跨導(dǎo)放大器(OTA)的帶寬要求，進(jìn)而減小系統(tǒng)功耗；最后折衷考慮系統(tǒng)噪聲與功耗的要求，最優(yōu)化每級(jí)采樣電容值與OTA的工作電流。在設(shè)計(jì)數(shù)字電路部分時(shí)，通過兩相不交疊時(shí)鐘產(chǎn)生電路為系統(tǒng)提供合理可靠的時(shí)序；通過時(shí)鐘對(duì)齊電路中的鎖存器陣列，同步各級(jí)的數(shù)字輸出；并采用新型結(jié)構(gòu)的數(shù)字校正電路，減少晶體管數(shù)量，節(jié)省芯片面