一種高速低功耗流水線ADC的設(shè)計.pdf

1、本次研究的目的是采用65nm CMOS工藝，設(shè)計一款高速低功耗的流水線ADC。為了保證ADC的精度和速度，在設(shè)計中使用了改進(jìn)過的柵壓自舉開關(guān)和低增益運(yùn)算放大器，并結(jié)合后臺數(shù)字校正算法，極大的提高了ADC的整體性能。
　　在高速高精度ADC設(shè)計中，當(dāng)采用特征尺寸很小的工藝時，由于采樣電路中的運(yùn)算放大器很難實(shí)現(xiàn)高增益，所以ADC設(shè)計幾乎不會采用單獨(dú)的采樣電路，而是用SHA-less的結(jié)構(gòu)。在這種結(jié)構(gòu)中，ADC對采樣開關(guān)的精度是很高的，

2、一般使用柵壓自舉開關(guān)來實(shí)現(xiàn)對精度的要求。
　　要實(shí)現(xiàn)高速低功耗ADC的設(shè)計，必須設(shè)計出帶寬足夠大的運(yùn)放?？紤]到65nm CMOS工藝的特征頻率在100G的數(shù)量級，于是本次設(shè)計采用了低增益的運(yùn)放，以保證其帶寬足夠。
　　文章在介紹了ADC的電容失配校正、失調(diào)誤差和增益誤差后，提出了數(shù)字校正算法，分別校正了第1級的電容失配誤差和第2~4級的增益誤差，流水線結(jié)構(gòu)的ADC自身對失調(diào)誤差有較大的容忍范圍，能夠自己校正。需要注意的是增益

3、誤差的校正是建立在ADC沒有非線性誤差的基礎(chǔ)上，因此設(shè)計中需要特別考慮，精心設(shè)計。
　　在對比了ADC三種常見的版圖布局之后，本次設(shè)計采用了左右型布局。并考慮到電路系統(tǒng)級的對稱原則，運(yùn)放布局沒有采用中心對稱的設(shè)計，從而簡單實(shí)現(xiàn)了整體電路的平面對稱設(shè)計。
　　最終設(shè)計的ADC能夠?qū)崿F(xiàn)10-bit，250-MSPS，功耗在50mW以內(nèi)的指標(biāo)。在前仿階段，奈圭斯特頻率采樣下，ADC的 ENOB能夠達(dá)到9.82-bit，F(xiàn)OM達(dá)到2