嵌入式內(nèi)核的可測試性設(shè)計研究.pdf

1、隨著深亞微米集成電路技術(shù)和基于IP復(fù)用的SoC設(shè)計技術(shù)的發(fā)展，國際集成電路產(chǎn)業(yè)開始了新一輪分工。新的SoC設(shè)計方法把系統(tǒng)集成與功能模塊分開，分散了設(shè)計難度和規(guī)模，能充分發(fā)揮設(shè)計人員的智力資源優(yōu)點，這為我國微電子工業(yè)趕上世界技術(shù)提供了一個適合我國國情的切入點。集成電路規(guī)模的不斷擴大，基于嵌入式核進行可重用設(shè)計已成為主流技術(shù)。但嵌入式核的來源不同、設(shè)計標準的不兼容性和電路日趨復(fù)雜等因素，使系統(tǒng)芯片最終測試的復(fù)雜度遠遠超出了人們的想象，測試費

2、用上升到產(chǎn)品開發(fā)總規(guī)劃的70％～80％，大大影響了產(chǎn)品的上市時間。隨著設(shè)計復(fù)雜度的提升，測試芯片困難度的增加，如何在設(shè)計初期就開始考慮并解決設(shè)計完成后的測試問題，已經(jīng)是一重要課題。“半導(dǎo)體集成化芯片系統(tǒng)基礎(chǔ)研究”是國家自然科學(xué)基金委員會組織實施的重大科學(xué)研究計劃。其宗旨在于：以超過當前國際微電子生產(chǎn)水平2至3代的SoC設(shè)計需要解決的重要科學(xué)問題為研究對象，開展廣泛、深入的基礎(chǔ)研究，為我國2005年至2010年及其后的微電子科技與IC產(chǎn)業(yè)