基于BIST的嵌入式存儲(chǔ)器可測(cè)性設(shè)計(jì)研究.pdf

1、當(dāng)今嵌入式存儲(chǔ)器在SoC芯片面積中所占的比例越來(lái)越大，成為SoC芯片發(fā)展的一個(gè)顯著特點(diǎn)。由于存儲(chǔ)器單元密度很高，嵌入式存儲(chǔ)器比芯片上的其它元件更容易造成硅片缺陷，成為影響芯片成品率的一個(gè)重要因素。目前，芯片的測(cè)試己成為制約系統(tǒng)集成度和規(guī)模的瓶頸，傳統(tǒng)的自動(dòng)測(cè)試設(shè)備已經(jīng)不能滿足大規(guī)模集成電路測(cè)試的需求，而內(nèi)建自測(cè)試的方法已經(jīng)逐步運(yùn)用到存儲(chǔ)器測(cè)試中。內(nèi)建自測(cè)試設(shè)計(jì)的關(guān)鍵問(wèn)題是有效的故障模型，有效的測(cè)試算法及其實(shí)現(xiàn)。 本文從研究系統(tǒng)芯

2、片的可測(cè)性設(shè)計(jì)理論出發(fā)，對(duì)可測(cè)性設(shè)計(jì)中的內(nèi)建自測(cè)試方法作了深入的研究。分析了嵌入式存儲(chǔ)器測(cè)試的幾種主要方法及它們的特點(diǎn)和適用范圍，重點(diǎn)研究了存儲(chǔ)器內(nèi)建自測(cè)試方法。分析了嵌入式存儲(chǔ)器的各種常見故障和檢測(cè)方法，并分析了當(dāng)前流行的嵌入式存儲(chǔ)器測(cè)試算法及其故障覆蓋能力，重點(diǎn)研究了偽隨機(jī)測(cè)試算法和確定性March算法。 本文設(shè)計(jì)了偽隨機(jī)數(shù)據(jù)產(chǎn)生器，通過(guò)LFSR實(shí)現(xiàn)，并對(duì)LFSR改進(jìn)實(shí)現(xiàn)概率加權(quán)、遍歷型FSR設(shè)計(jì)，用硬件描述語(yǔ)言Verilo

3、g HDL編程，在ModelSim仿真平臺(tái)下實(shí)現(xiàn)這些設(shè)計(jì)。 本文提出了一種改進(jìn)的帶故障檢測(cè)和定位的存儲(chǔ)器內(nèi)建自測(cè)試設(shè)計(jì)方案。采用故障覆蓋面較大的March C+算法，基于有限狀態(tài)機(jī)實(shí)現(xiàn)嵌入式存儲(chǔ)器內(nèi)建自測(cè)試電路設(shè)計(jì)。通過(guò)Verilog HDL編寫256×8的SRAM模型，并對(duì)SRAM注入各種故障，通過(guò)ModelSim仿真依次檢測(cè)出這些故障，并能準(zhǔn)確判斷故障地址和故障類型。 實(shí)驗(yàn)結(jié)果表明本文提出的存儲(chǔ)器內(nèi)建自測(cè)試設(shè)計(jì)方案是