基于嵌入式DLL的BIST設(shè)計(jì).pdf

1、隨著集成電路設(shè)計(jì)進(jìn)入超深亞微米階段，電路復(fù)雜度不斷提高，芯片測(cè)試面臨著巨大的挑戰(zhàn)。內(nèi)建自測(cè)試BIST(Built-in self-test)技術(shù)通過在芯片內(nèi)部集成少量的邏輯電路實(shí)現(xiàn)對(duì)集成電路的測(cè)試，被認(rèn)為是解決測(cè)試儀器開發(fā)周期長、復(fù)雜度高，費(fèi)用昂貴的有效方法之一。隨著SOC技術(shù)、IP核技術(shù)的發(fā)展，鎖相技術(shù)作為一個(gè)基本的ASIC宏，在無線通訊和微處理器電路中充當(dāng)時(shí)鐘電路的應(yīng)用更加廣泛，它的錯(cuò)誤會(huì)直接或者間接地影響著許多IC器件的性能，因此

2、，測(cè)試鎖相環(huán)對(duì)于測(cè)試整個(gè)芯片來說是非常重要的第一步。
　　 本文在對(duì)傳統(tǒng)的內(nèi)建自測(cè)試(BIST)技術(shù)以及延遲鎖相環(huán)技術(shù)(DLL)進(jìn)行研究的基礎(chǔ)上，系統(tǒng)闡述了對(duì)延遲鎖相環(huán)的測(cè)試方法，提出了基于延遲鎖相環(huán)的內(nèi)建自測(cè)試電路的設(shè)計(jì)方案。該電路建立在一個(gè)簡單的異或非邏輯門和延遲線的基礎(chǔ)上，通過抽樣調(diào)查異或非門的輸出來檢測(cè)電路的錯(cuò)誤點(diǎn)，引入的多余面積很少。除此之外，該內(nèi)建自測(cè)試電路還具有一個(gè)優(yōu)點(diǎn)，即不需要其它的外部激勵(lì)。通過故障仿真的結(jié)果，