嵌入式增益單元存儲器針對數(shù)據(jù)可訪問率和抗軟錯誤能力的設(shè)計研究.pdf

1、嵌入式增益單元存儲器針對數(shù)據(jù)可訪問率和抗軟錯誤能力的設(shè)計研究目錄摘要...............……，...……，一，.，…，一‘二、‘一，‘二‘.…、一“二，一，二。、..……‘.…，....一”...............一一.........……~.1AbstraCt。....一。。二‘..……‘一”“二。.‘.........一.……。二。二”...……。…，.…。.。.”.。.…。”二。.……。...…。……。…”..…。

2、‘。.。。二。1第一章導(dǎo)論..................一..一”..一”.……，........一........一...............一....……”…‘..一.…”..……，......一11.1引言................................................……，......……‘.................................................

3、....……11.2嵌入式存儲器的現(xiàn)狀和趨勢.................................，，，，，4一31.3增益單元存儲器存在的技術(shù)難點..........................................……，...........................……51.3.1數(shù)據(jù)可訪問率低且接口復(fù)雜................................................

4、................……‘..……61.3.2抗軟錯誤能力差........................……，.，....，，一71.4論文的主要工作.............……，............................……，....……，....……，..，……81.5論文結(jié)構(gòu)和章節(jié)安排....................................................……9第二章

5、增益存儲單元優(yōu)化.……‘.一……“..……~.........……”.....一~一~..……”..“一一..一102.1不同結(jié)構(gòu)的新型eDRAM......................................……‘....................................，.……102.2增益存儲單元。DRAM..............……，.........................，，，……132

6、.2.1基本單元結(jié)構(gòu)..............................................，一132.2.2操作特性......................................................................................................……132.3單元結(jié)構(gòu)、版圖和工_藝優(yōu)化.....................……，.....

7、.................................................……152.3.1尺寸……，，.....................................……，..........................................................……巧2.3.2數(shù)據(jù)保持時間..……，.......................................

8、..……，...，，一16一2.4本章小結(jié).…第三章交錯并行隱式刷新設(shè)計....……~……，...........................……，...……~......……~..……~....……19背景介紹..........................................................................……，..............……，...........……199O1

9、23.!.]單元夕襯于讀寫分析..…，.....................……3.1.2陣列并行讀寫分析......................……，.…3.2傳統(tǒng)方案分析.…_.，.，.…，.，3.2.1傳統(tǒng)集總式和分散式刷新二，.............................……322隱式刷新，.......................................................……新方案

10、確定及比較.……，.............……，....……，.…_.……_...……電路具體實現(xiàn).........................................……‘...……_....……仿真結(jié)果...........................……，......……_.…，...................……351各子模塊仿真結(jié)果..................……，..……_..........

11、……352整體仿真結(jié)果...................................................……__.，二21……21…‘.…22.……，23氣JJ葉︸氣︺O弓、J氣、Cj氣」第四章本章小結(jié)..................……，..........................……，................................……，.................……37行式校

12、驗糾錯EcC設(shè)計........……~.....................................一..…~............................……38嵌入式增益單元存儲器針對數(shù)據(jù)可訪問率和抗軟錯誤能力的設(shè)計研究摘要隨著手持移動設(shè)備的蓬勃發(fā)展，人們對SOC中高性能嵌入式DRAM提出了更多的要求。不僅需要其仍然保留在記憶密度和電路功耗上的固有優(yōu)勢，又希望在速度和邏輯工藝兼容性上可以媲美SRAM。同時如何改

13、善數(shù)據(jù)保持時間、提高數(shù)據(jù)可訪問率以及增強抗軟錯誤的能力也是函待解決的問題。無電容動態(tài)隨機存儲器作為下一代嵌入式存儲器的有力候選者之一，已經(jīng)成為目前新型存儲器設(shè)計中的重要研究方向，這主要是由于其在性能上所具有的突出優(yōu)點。尤其是增益單元(gaincen)存儲器，目前在國際上和國內(nèi)已經(jīng)有多家研究機構(gòu)和公司投入力量開展研究，足以說明其重要性。本論文通過對傳統(tǒng)增益單元版圖的優(yōu)化，使其單元尺寸僅為同代6TSRA劃的40%，同時采用一些結(jié)構(gòu)和工藝的技

14、巧增大存儲電容并抑制漏電，使數(shù)據(jù)保持時間提高近20倍。并利用該存儲器單元讀寫端口分離的結(jié)構(gòu)和操作特性，提出了一種新型的交錯刷新技術(shù)，這種技術(shù)可以在不犧牲較大面積的情況下實現(xiàn)100%的數(shù)據(jù)訪問率。另外，為了應(yīng)對單元向更小的工藝縮放時可能出現(xiàn)的高軟錯誤問題，又提出一種行式校驗糾錯的ECC架構(gòu)，既減小了原本ECC校驗單元和相應(yīng)讀寫電路部分的面積，同時有效改善了數(shù)據(jù)的可靠性。論文描述了該64Kb存儲器測試芯片的系統(tǒng)功能、陣列架構(gòu)、外圍電路設(shè)計，