可重用性驗(yàn)證IP設(shè)計(jì)技術(shù)研究.pdf

1、在集成電路快速發(fā)展的趨勢(shì)下，系統(tǒng)芯片逐漸成為現(xiàn)實(shí)。隨著系統(tǒng)芯片的設(shè)計(jì)規(guī)模和復(fù)雜度的不斷提升，其驗(yàn)證已經(jīng)成為了芯片設(shè)計(jì)中的瓶頸，大約占整個(gè)芯片設(shè)計(jì)的70％，甚至更多。因此在降低設(shè)計(jì)費(fèi)用的同時(shí)，還要盡可能地降低驗(yàn)證費(fèi)用。當(dāng)今的系統(tǒng)芯片中，片上重用的IP模塊數(shù)越來(lái)越多，如何快速的驗(yàn)證這些IP模塊和整個(gè)系統(tǒng)已經(jīng)成為系統(tǒng)芯片驗(yàn)證的難點(diǎn)和熱點(diǎn)。 首先，本文介紹了系統(tǒng)芯片驗(yàn)證所面臨的問(wèn)題和挑戰(zhàn)，然后詳細(xì)闡述了驗(yàn)證IP所基于的先進(jìn)驗(yàn)證方法學(xué)：基

2、于事務(wù)的驗(yàn)證和覆蓋率驅(qū)動(dòng)的可約束隨機(jī)驗(yàn)證等。以此為基礎(chǔ)，提出了一種新的自頂向下的可重用性驗(yàn)證IP設(shè)計(jì)方案，并結(jié)合具體項(xiàng)目詳細(xì)介紹采用這種方案設(shè)計(jì)的可重用性驗(yàn)證IP。設(shè)計(jì)出的驗(yàn)證IP為衡量整個(gè)芯片驗(yàn)證的完整性提供了明確的指標(biāo)，有一套完備的解決方案，并且跨越從架構(gòu)建模到模塊設(shè)計(jì)再到全系統(tǒng)芯片驗(yàn)證的整個(gè)驗(yàn)證過(guò)程。本論文主要的創(chuàng)新之處主要體現(xiàn)在以下兩點(diǎn)： 1)結(jié)合當(dāng)今先進(jìn)的驗(yàn)證技術(shù)，提出一種自頂向下的事務(wù)級(jí)驗(yàn)證IP設(shè)計(jì)方案； 2