基于網(wǎng)表層次的多時(shí)鐘域時(shí)序優(yōu)化研究.pdf

1、深亞微米工藝使得裸片(die)面積減小、芯片頻率提高和成本降低，但是與此同時(shí)芯片的復(fù)雜度成指數(shù)增加，在芯片設(shè)計(jì)過(guò)程中復(fù)用多個(gè)高性能的知識(shí)產(chǎn)權(quán)IP核(Intellectual Property)的片上系統(tǒng)SOC(system on Chip)正逐漸變成現(xiàn)實(shí)，進(jìn)而在時(shí)序方面引入了復(fù)雜的多時(shí)鐘域(Multi-clock domains)問(wèn)題。同時(shí)，電路的功耗、時(shí)鐘分布、系統(tǒng)可靠性和工藝大規(guī)模制造優(yōu)化DFM(Design For Manufac

2、tory)等方面帶來(lái)一系列的新問(wèn)題。對(duì)于今天的深亞微米設(shè)計(jì)來(lái)說(shuō)，時(shí)序問(wèn)題是一個(gè)核心的問(wèn)題，因此，修復(fù)時(shí)序問(wèn)題變得比以前更為重要。面對(duì)復(fù)雜的系統(tǒng)時(shí)鐘結(jié)構(gòu)，原有的EDA工具和方法很難自動(dòng)修復(fù)所有的時(shí)序問(wèn)題，尤其是在市場(chǎng)上越來(lái)越多得應(yīng)用IP核的系統(tǒng)，復(fù)用多IP核結(jié)構(gòu)的SOC越來(lái)越普遍，由此引入了復(fù)雜的多時(shí)鐘域，使得系統(tǒng)時(shí)序在物理實(shí)現(xiàn)的時(shí)候，面臨很多的時(shí)序違規(guī)，因此合理的分析和修正時(shí)序問(wèn)題，使時(shí)序快速收斂變得越來(lái)越重要。 靜態(tài)時(shí)序分析由

3、于其高效率和相對(duì)較快的運(yùn)行時(shí)間成為了芯片signoff的主要解決方案，本文從靜態(tài)時(shí)序分析的一些基本理論入手，不僅通過(guò)其分析和驗(yàn)證時(shí)序問(wèn)題，而且針對(duì)復(fù)雜時(shí)序問(wèn)題提出了解決方法。首先從前端設(shè)計(jì)考慮較多的跨時(shí)鐘域入手，研究單時(shí)鐘域時(shí)序問(wèn)題和解決方法，進(jìn)而研究多時(shí)鐘域的問(wèn)題，然后以時(shí)序問(wèn)題的核心時(shí)鐘樹(shù)為出發(fā)點(diǎn)，對(duì)緩沖器負(fù)載平衡算法進(jìn)行了分析和改進(jìn)，最后闡述了多時(shí)鐘域時(shí)序優(yōu)化策略，基于布局優(yōu)化后的網(wǎng)表層次上，提出了從數(shù)據(jù)鏈路、時(shí)鐘鏈路和時(shí)鐘樹(shù)這三

4、個(gè)方面對(duì)時(shí)序進(jìn)行優(yōu)化，避免時(shí)序問(wèn)題出現(xiàn)。在深亞微米工藝的芯片物理實(shí)施中，根據(jù)宏單元位置擺放不合理會(huì)造成布局擁塞的情況，本文提出了宏單元(Macro)布局規(guī)則來(lái)獲得布局優(yōu)化。 最后，本文所研究的技術(shù)在上海．應(yīng)用材料研究與發(fā)展基金項(xiàng)目“應(yīng)用SOC-TOP層的ST-Bus結(jié)構(gòu)可測(cè)試性設(shè)計(jì)方法研究”和上海市教育委員會(huì)科研“基于VAC-SOC的CScan-TBus可測(cè)性設(shè)計(jì)方法研究”的項(xiàng)目中得到了很好地驗(yàn)證，測(cè)試其多IP核結(jié)構(gòu)，并取得了較