基于FPGA的ASIC原型驗證及時序優(yōu)化策略研究.pdf

1、隨著ASIC設計的功能越來越多，規(guī)模越來越大，且生產(chǎn)的工藝尺寸越來越小，若沒有經(jīng)過充分的驗證，ASIC一次流片成功率就會越低。傳統(tǒng)的軟件模擬驗證由于運行速度慢和自身的局限性，已經(jīng)遠遠不能滿足大規(guī)模ASIC設計，而硬件加速驗證，其驗證成本過大，且驗證效果并非最佳?；贔PGA的ASIC原型驗證方法恰好彌補了軟件模擬驗證和硬件加速驗證的缺點，正日趨成為當今ASIC設計企業(yè)的最佳驗證方法。論文的具體工作如下：
　　 (1)FPGA原型

2、驗證過程中，由于驗證系統(tǒng)需要存儲和處理大量的數(shù)據(jù)，存儲和接口是驗證系統(tǒng)的一個關鍵，本文設計了一款DDRSDRAM控制核。
　　 (2)主要介紹的是針對一款微處理器芯片基于FPGA的原型驗證。簡要的介紹了微處理器的基本工作原理，主要講述了微處理器FPGA原型系統(tǒng)的搭建過程，其中包括了微處理代碼移植到FFGA上進行代碼的轉換，微處理器FPGA原型系統(tǒng)測試激勵的產(chǎn)生和加載。
　　 (3)對于微處理器FPGA原型系統(tǒng)的時序優(yōu)化策

3、略包括三個方面，分別是微處理FPGA原型系統(tǒng)的周期約束、偏移約束和特定約束。文章又詳細講述了微處理器FPGA原型驗證系統(tǒng)的功能仿真，綜合及其仿真。
　　 (4)講述了微處理器原型驗證系統(tǒng)的實現(xiàn)步驟，分別包括了微處理器原型驗證系統(tǒng)的翻譯過程以及翻譯后仿真、映射過程以及映射后仿真和布局布線過程以及布線后仿真。文章講述了微處理器原型驗證系統(tǒng)的板級調試過程和板級調試結果。經(jīng)過大量的測試激勵的驗證，檢查到的微處理器中錯誤，將錯誤反饋到設計