基于時(shí)鐘偏斜調(diào)度的VLSI時(shí)序優(yōu)化方法研究.pdf

1、在數(shù)字集成電路設(shè)計(jì)中，時(shí)鐘信號(hào)的特性和分布網(wǎng)絡(luò)對(duì)芯片設(shè)計(jì)至關(guān)重要。當(dāng)前的時(shí)鐘樹(shù)綜合，都以零時(shí)鐘偏斜（Zero Clock Skew）為優(yōu)化目標(biāo)，但這種零偏斜的時(shí)鐘樹(shù)結(jié)構(gòu)并不一定最優(yōu)。本文以非零時(shí)鐘偏斜為研究背景，重點(diǎn)分析時(shí)鐘偏斜對(duì)電路時(shí)序和穩(wěn)定性的影響，論文主要研究?jī)?nèi)容可分為以下幾個(gè)部分：
　　(1)首先介紹時(shí)鐘偏斜產(chǎn)生的原因以及傳統(tǒng)時(shí)鐘樹(shù)綜合策略對(duì)時(shí)鐘偏斜的處理方法。對(duì)觸發(fā)器電路和鎖存器電路的工作原理和時(shí)序特性深入分析，總結(jié)出時(shí)

2、鐘偏斜與時(shí)鐘周期之間的約束關(guān)系。
　　(2)研究傳統(tǒng)零時(shí)鐘偏斜下的時(shí)序優(yōu)化方法：流水線（Pipelining）和重定時(shí)（Retiming）技術(shù)，分析了這兩種時(shí)序優(yōu)化方法的應(yīng)用范圍以及存在的不足，進(jìn)而研究時(shí)鐘偏斜調(diào)度（Clock Skew Scheduling）對(duì)電路時(shí)序所產(chǎn)生的影響。
　　(3)根據(jù)時(shí)鐘偏斜對(duì)電路時(shí)序的優(yōu)化原理，借助IBM CPLEX優(yōu)化軟件，實(shí)現(xiàn)了最小時(shí)鐘周期的時(shí)鐘偏斜調(diào)度方法，完成了對(duì)觸發(fā)器電路和鎖存器電

3、路的時(shí)序優(yōu)化。選取ISCAS’89基準(zhǔn)電路對(duì)優(yōu)化方法進(jìn)行測(cè)試，實(shí)驗(yàn)結(jié)果表明，相比傳統(tǒng)的零時(shí)鐘偏斜方法，時(shí)鐘偏斜調(diào)度所優(yōu)化的觸發(fā)器電路能夠提升約28％的時(shí)序性能，對(duì)鎖存器電路能夠提升約14%的時(shí)序性能。
　　(4)研究了時(shí)鐘偏斜調(diào)度對(duì)電路穩(wěn)定性的影響，實(shí)現(xiàn)了時(shí)鐘偏斜調(diào)度的安全域補(bǔ)償法與成本函數(shù)法，并對(duì)電路進(jìn)行測(cè)試。實(shí)驗(yàn)結(jié)果表明，兩種方法對(duì)穩(wěn)定性的改善都以犧牲時(shí)序性能作為代價(jià)，無(wú)法同時(shí)優(yōu)化時(shí)序和穩(wěn)定性。
　　(5)延時(shí)插入方法（