提升高壓PMOS漏極擊穿電壓的工藝改進(jìn)方法.pdf

1、以金屬氧化物半導(dǎo)體晶體管(MOS)為核心器件的互補(bǔ)式金屬氧化物半導(dǎo)體晶體管(CMOS)工藝在現(xiàn)在的集成電路工藝中處于主流地位，現(xiàn)在的集成電路產(chǎn)品有80％以上是用CMOS工藝設(shè)計(jì)并制造的?，F(xiàn)在的CMOS工藝已經(jīng)發(fā)展到了亞微米時(shí)代，深亞微米時(shí)代甚至今天的納米時(shí)代。而在CMOS工藝的亞微米時(shí)代及深亞微米時(shí)代，在集成電路產(chǎn)品的具體電路設(shè)計(jì)應(yīng)用中，我們除需要考慮金屬氧化物半導(dǎo)體器件(MOS)的閾值電壓，飽和驅(qū)動(dòng)電流和漏電流之外，還要考慮一個(gè)關(guān)鍵的

2、限制因素：金屬氧化物半導(dǎo)體晶體管的漏極擊穿電壓。而通常漏極擊穿電壓也因?yàn)闁艠O電壓對(duì)其擊穿電壓有非常大的影響而被稱為柵控漏極擊穿電壓。 因此在集成電路產(chǎn)品的具體電路設(shè)計(jì)應(yīng)用中，我們?cè)诒ＷC金屬氧化物半導(dǎo)體晶體管器件的閾值電壓、飽和驅(qū)動(dòng)電流和漏電流符合要求的同時(shí)，還需要根據(jù)實(shí)際需求來(lái)設(shè)計(jì)具有不同的漏極擊穿電壓的金屬氧化物半導(dǎo)體晶體管。例如，集成電路外圍的輸入/輸出信號(hào)襯墊靜電(ESD)保護(hù)電路和電源輸入靜電(ESD)保護(hù)電路就需要我們

3、設(shè)計(jì)一個(gè)具有適中的漏極擊穿電壓的金屬氧化物半導(dǎo)體晶體管(MOS)器件來(lái)保證ESD保護(hù)電路能夠在適當(dāng)?shù)臅r(shí)機(jī)能被及時(shí)并且均一地激發(fā)，從而達(dá)到保護(hù)集成電路產(chǎn)品內(nèi)部核心電路構(gòu)成器件的目的；而像閃存(Flash)這類(lèi)集成電路成品,這類(lèi)產(chǎn)品的內(nèi)部基本單元的擦寫(xiě)操作通常需要用10V以上的高壓，這就需要我們?cè)O(shè)計(jì)一個(gè)具有很高的漏極擊穿電壓的金屬氧化物半導(dǎo)體晶體管器件來(lái)實(shí)現(xiàn)這種外圍擦寫(xiě)電路。 所以我們?cè)谡_地理解金屬氧化物半導(dǎo)體晶體管器件的漏極擊穿

4、機(jī)制的基礎(chǔ)上，如何設(shè)計(jì)一個(gè)具有合適的漏極擊穿電壓的金屬氧化物半導(dǎo)體晶體管器件來(lái)滿足實(shí)際電路的應(yīng)用需求就顯得非常重要。 本論文針對(duì)我們公司的某個(gè)集成電路(Flash)產(chǎn)品的實(shí)際電路中需要用到漏極擊穿電壓為-12V的高壓PMOS的應(yīng)用需求，重點(diǎn)講述了在現(xiàn)行的源漏輕摻雜擴(kuò)散結(jié)構(gòu)中的三種漏極擊穿機(jī)制及其界定方法，并且實(shí)現(xiàn)了一種可以在工業(yè)上大批量生產(chǎn)中應(yīng)用的提升漏極擊穿電壓的工藝改進(jìn)方法：通過(guò)增加源漏輕摻雜擴(kuò)散離子注入劑量，改變離子注入的