基于可重構(gòu)FPGA的卷積碼通訊進(jìn)化電路研究.pdf

1、可重構(gòu)FPGA的研究屬于EHW的研究范疇，是研究EHW的一種具體的實(shí)現(xiàn)方法。信道編碼的目的是提高信息傳輸或通信的可靠性，卷積編碼與維特比譯碼是信道編碼中的一種編譯碼方式。在第三代移動(dòng)通信系統(tǒng)都將卷積碼作為實(shí)時(shí)要求較高業(yè)務(wù)的信息糾錯(cuò)編碼。 本文是將可重構(gòu)卷積碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo)，根據(jù)它的可編程邏輯電路特點(diǎn)，選擇一種可編程樹的電路模型，并將它作為可重構(gòu)FPGA電路的基核TA；通過對(duì)卷積糾錯(cuò)碼的構(gòu)造原

2、理和電路結(jié)構(gòu)的研究，將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元TB；以TB作為再劃分的基本單元，對(duì)FPGA進(jìn)行“格式化”，使TB規(guī)則排列在FPGA上，通過對(duì)TB的控制端的不同配置來實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元。在可重構(gòu)基核的基礎(chǔ)上，將嵌套式遺傳算法的染色體串作為進(jìn)化硬件描述語言，通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述來實(shí)現(xiàn)硬件電路；采用可編程邏輯陣列RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊。