聚芯SoC高性能訪存技術(shù)研究.pdf

1、隨著半導體工藝技術(shù)的不斷進步，芯片的設(shè)計規(guī)模越來越大，特別是進入深亞微米以后，集成電路完全可以將一個完整的電子系統(tǒng)在單塊芯片上實現(xiàn)，于是便出現(xiàn)了片上系統(tǒng)(System on Chip)。SoC技術(shù)已經(jīng)成為當今超大規(guī)模集成電路的發(fā)展趨勢，也是21世紀集成電路技術(shù)的主流。雖然將多個不同功能的IP核集成在同一塊芯片中降低了芯片設(shè)計的成本，縮短了設(shè)計周期，但是同時也帶來很多的挑戰(zhàn)，其中之一就是訪存性能。由于同一塊芯片上需要訪存的IP核增多，而出

2、于成本的考慮只能共享主存，導致訪存性能成為系統(tǒng)性能提高的主要瓶頸之一。本文就是以聚芯SoC為背景，結(jié)合MiBench中的幾個與當前應用相關(guān)的測試程序的行為，提出了在聚芯SoC中優(yōu)化訪存性能的方法。 本文首先分析了聚芯SoC的高速總線的結(jié)構(gòu)和該總線上各個主設(shè)備的訪存行為；然后，結(jié)合現(xiàn)代DRAM存儲設(shè)備的特點，提出了一種以DDR SDRAM為存儲設(shè)備的新的內(nèi)存控制器的結(jié)構(gòu)。這種內(nèi)存控制器結(jié)構(gòu)將聚芯SoC的高速總線讀／寫接口分開以獨立

3、控制，使其支持總線的讀／寫并發(fā)操作，同時在控制器內(nèi)增加操作隊列來記錄對存儲設(shè)備的各個操作，以支持總線的地址流水。為了提高操作響應速度、提高數(shù)據(jù)帶寬，在控制器中間設(shè)計了一個并行共享緩存區(qū)，同時根據(jù)操作隊列的結(jié)構(gòu)設(shè)計出一種調(diào)度算法。 本論文對該內(nèi)存控制器進行了大量的實驗和測試，對實驗結(jié)果的分析和對比表明，該內(nèi)存控制器較前一版本的聚芯SoC的內(nèi)存控制器訪存性能有較大幅度的提高。在只有龍芯1號處理器的測試環(huán)境中，平均訪存延時下降了63.