適用于高性能VLSI的噪聲免疫動態(tài)CMOS電路設(shè)計.pdf

1、：Y鹋33l|2後旦大擎碩士學(xué)位論文學(xué)校代碼：10246學(xué)導(dǎo)：032021085適用于高性能VLSI的噪聲免疫動態(tài)CMOS電路設(shè)計院專姓系：信息科學(xué)與工程學(xué)院業(yè)：微電子學(xué)與固體電子學(xué)名：賴練章指導(dǎo)教師：湯庭鰲教授完成日期：2006年5月20日本文在詳細(xì)分析現(xiàn)有技術(shù)的基礎(chǔ)上，提出新型的抗噪聲技術(shù)。具體說束，本論文共分為六章。其中前兩章主要是總結(jié)前人的研究成果；后四章則是提出解決方案。本文提出的新型電路技術(shù)已經(jīng)有了較為完善的研究成果，主要內(nèi)

2、容有：(1)新型電路技術(shù)的系列結(jié)構(gòu)、改進(jìn)結(jié)構(gòu)、所應(yīng)用的時鐘策略和基本原理：(2)新型電路技術(shù)涉及的有關(guān)時間量、分析模型、參數(shù)設(shè)置以及其依據(jù)、抗噪聲能力表征手段和影響抗噪聲能力的量的定義等等；(3)在01斷m／1。8V的工藝下進(jìn)行多次模擬，與現(xiàn)有的典型技術(shù)進(jìn)行比較，指出新型抗噪聲技術(shù)在實現(xiàn)極強抗噪聲能力情況下具有高速度的結(jié)論；(4)對新型電路技術(shù)的一些應(yīng)用做了展望，并對全文進(jìn)行總結(jié)。關(guān)鍵詞：動態(tài)CMOS邏輯電路；噪聲免疫力；求值階段；預(yù)充