高性能CMOS基準電路設計與應用.pdf

1、基準電路作為數?；旌舷到y中的重要IP電路之一,旨在為系統中其他模塊電路提供一個與電源電壓、溫度、工藝無關的參考電壓或電流,其精度對系統靜態(tài)和噪聲性能有重要影響。超深亞微米集成電路中,特征尺寸的不斷減小及低壓低功耗、低噪聲、低成本等約束條件使得高性能模擬電路的實現難度與日俱增,因此將工藝漂移對高精度基準的影響降到最低至關重要。在現有超深亞微米CMOS工藝平臺和設計水平下,采用全新的非線性補償與控制技術,研制適合SOC系統集成需要的超高精度

2、基準電路十分必要。帶隙基準電路技術以其高穩(wěn)定性、低溫漂、低噪聲的主要優(yōu)點獲得廣泛應用,目前高階補償電壓基準溫度系數理論上突破0.1ppm／℃,在工程實踐中溫度系數已經達到3～5ppm／℃,研究高效的高階溫度補償技術仍然是基準電路設計的難點和熱點。本論文研究的核心內容是超低溫度系數的帶隙基準電路高階溫度系數補償技術,提出了亞1ppm／℃溫度系數的電壓基準高階補償方法及其電路實現,在獲得超低溫度系數的同時實現了較高的電源抑制比。
　　

3、 論文從電壓基準電路基本補償原理與實現方式入手,在對傳統高階溫度補償方式及其優(yōu)缺點進行系統歸納總結的基礎上,基于失配自適應控制非線性補償技術和自適應分段補償技術,提出了超低溫度系數電壓基準混合模式高階補償技術與疊加模式高階補償技術,同時深入分析了所提出高階非線性補償技術的原理及具體實現方法。
　　 基于Cadence Spectre仿真工具,對本文提出的高階溫度系數補償方法及其電路結構在SMIC0.13μm標準CMOS工藝庫下

4、進行仿真驗證,并在CSMC0.35μm、CSMC0.18μm及SMIC0.13μm工藝下對部分電路結構完成了版圖設計與流片測試。仿真結果表明,本文提出的電壓基準混合模式高階補償技術與疊加模式高階補償技術,均能夠使基準電壓溫度系數理論值在-40～125℃溫度范圍內降至1ppm／℃以內,其中疊加模式電壓?；鶞孰娐贩抡胬碚撝悼蛇_0.17ppm／℃,理論上滿足了系統電路對超低溫度系數帶隙電壓基準電路的應用需要。實際流片結果表明,在有限的電阻修調