基于斷言的仿真算法與實(shí)現(xiàn).pdf_第1頁
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1、verilog是當(dāng)前應(yīng)用最為廣泛的硬件設(shè)計(jì)語言之一,它可以用于硬件系統(tǒng)各種級(jí)別的設(shè)計(jì)、綜合、仿真。PSL是一種標(biāo)準(zhǔn)的描述硬件和嵌入式系統(tǒng)規(guī)范的語言(IEEE-1850)。PSL的簡(jiǎn)單子集PSLS<'simple>是指滿足單調(diào)時(shí)序步進(jìn)的PSL語言子集,較易被模擬仿真。本文主要研究了基于PSL斷言的verilog仿真算法和實(shí)現(xiàn)技術(shù)。 本文首先研究了作用在有限長字符串上的PSL公式滿足強(qiáng)度,然后分別對(duì)PSL強(qiáng)滿足、弱滿足和強(qiáng)違背提出了

2、在有限字符串上的組合定律,由此本文定義了檢測(cè)PSL<'simple>公式強(qiáng)滿足、未決和強(qiáng)違背的條件。本文使用自動(dòng)機(jī)作為PSL<'simple>動(dòng)態(tài)驗(yàn)證器的驗(yàn)證引擎。雖然交替式自動(dòng)機(jī)(AFA)在表示線性時(shí)態(tài)邏輯時(shí)具有線性空間復(fù)雜度,但是PSL是帶循環(huán)的ω語言,AFA也不支持同步PSL“長度匹配語句”的所有分支,所以本文提出了局部變量增強(qiáng)的交替式自動(dòng)機(jī)(LAFA),解決分支同步和循環(huán)計(jì)數(shù)的問題。 本文也重點(diǎn)討論了基于斷言的仿真器實(shí)現(xiàn)

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