基于斷言的動態(tài)功能驗證方法研究.pdf

1、隨著IC設(shè)計規(guī)模和復(fù)雜度的增加，設(shè)計的功能驗證要花費整個設(shè)計流程時間的70％左右。目前基于仿真的功能驗證平臺在實際應(yīng)用中存在以下一些缺點：首先，驗證平臺由驗證工程師利用HVL語言建立，這要求只有在設(shè)計實現(xiàn)結(jié)束后才能開始創(chuàng)建驗證平臺，滯后了設(shè)計驗證的進(jìn)度；其次，驗證平臺中雖然包含有時序檢查機(jī)制，但是一般只是對端口協(xié)議進(jìn)行檢查，對設(shè)計內(nèi)部的細(xì)節(jié)監(jiān)控較少，當(dāng)發(fā)現(xiàn)設(shè)計缺陷時必須通過分析波形以及日志文件定位設(shè)計缺陷，可觀察性較低；最后，驗證平臺只

2、能對高層功能特性進(jìn)行覆蓋建模，對設(shè)計內(nèi)部邊角問題以及細(xì)節(jié)特性建模比較困難，這造成驗證平臺的功能覆蓋建模不完整，降低了驗證過程的可控制性。 針對目前驗證流程的不足，將斷言技術(shù)引入驗證過程從協(xié)議和關(guān)鍵時序特性的檢查機(jī)制以及覆蓋建模和報告機(jī)制兩個方面來增強(qiáng)基于仿真的驗證技術(shù)，提高設(shè)計實現(xiàn)的可觀察性和驗證過程的可控制性。具體而言，將斷言技術(shù)引入Specman Elite驗證平臺中，給出加入斷言技術(shù)后的功能驗證流程。探討了基于pragma

3、、PSL、OVL以及System Verilog等斷言實現(xiàn)方法的優(yōu)缺點，最終選擇SVA庫以及System Verilog語言實現(xiàn)驗證過程中的斷言結(jié)構(gòu)。本文以Garfield SoC中的EMI(外部存儲器接口)模塊為例，詳細(xì)地分析了EMI模塊設(shè)計規(guī)范的定義以及各個組成部分的設(shè)計實現(xiàn)細(xì)節(jié)，根據(jù)這些設(shè)計實現(xiàn)制定出EMI模塊的功能驗證方案，并且從特性檢查與覆蓋檢查兩個方面對其進(jìn)行斷言的添加。最后從測試激勵的產(chǎn)生、數(shù)據(jù)和時序檢查機(jī)制以及覆蓋檢查和