基于SVA的功能驗證方法應(yīng)用研究.pdf_第1頁
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文檔簡介

1、功能驗證成為了現(xiàn)代芯片設(shè)計中的最大瓶頸。傳統(tǒng)功能驗證方法的不足嚴(yán)重影響著驗證工作的效率，主要表現(xiàn)為驗證過程的可觀察性和可控性差，無法快速定位設(shè)計缺陷，驗證周期長，驗證環(huán)境的可重用性差。針對這些不足，本文研究了基于斷言的驗證方法ABV(Assertion-Based Verification)，該方法利用斷言技術(shù)的優(yōu)勢有效彌補(bǔ)了動態(tài)仿真的不足。
　　 本文主要研究基于SVA的功能驗證方法在實際項目中的應(yīng)用。首先闡述了斷言驗證技術(shù)及

2、其驗證流程，對斷言實現(xiàn)語言SVA(System Verilog Assertion)進(jìn)行了詳細(xì)介紹。然后在雙界面卡的RF接口控制模塊驗證中，采用基于VMM驗證方法學(xué)搭建的層次化、可重用性隨機(jī)激勵測試平臺，將SVA與動態(tài)仿真相結(jié)合進(jìn)行功能驗證，具體介紹了提取設(shè)計屬性并建立斷言模塊的過程，利用SVA開發(fā)了ISO/IEC14443接口協(xié)議斷言IP和其它相關(guān)斷言監(jiān)視器。最后對驗證結(jié)果進(jìn)行了統(tǒng)計說明。
　　 本課題研究開發(fā)的SVA斷言監(jiān)視

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