高速IP交換機硬件系統(tǒng)的設(shè)計與實現(xiàn).pdf

1、當(dāng)前網(wǎng)絡(luò)界公認(rèn)只要包括應(yīng)用層、傳輸層、網(wǎng)絡(luò)層、鏈路層和物理層這五層協(xié)議就可以形成一個完整的網(wǎng)絡(luò)體系。但是最為流行的TCP/IP協(xié)議卻基本上沒有完整的體系結(jié)構(gòu)。目前，計算機網(wǎng)絡(luò)普遍采用的方式是在局域網(wǎng)或者廣域網(wǎng)的基礎(chǔ)上運行TCP/IP網(wǎng)絡(luò)，從而造成在網(wǎng)絡(luò)的底層采用的是局域網(wǎng)協(xié)議或者廣域網(wǎng)協(xié)議，而僅在上層采用了TCP/IP協(xié)議。無論采用局域網(wǎng)方式還是廣域網(wǎng)方式，網(wǎng)絡(luò)的結(jié)構(gòu)必然會更加復(fù)雜，網(wǎng)絡(luò)協(xié)議的傳輸效率必然會降低。 為了解決上述問

2、題，提出一種全新的基于雙絞線的IP交換技術(shù)，采用這種技術(shù)，建立一個直接通過傳輸介質(zhì)傳輸IP分組的純粹的獨立的TCP/IP網(wǎng)絡(luò)，并且研究設(shè)計與之相適應(yīng)的IP網(wǎng)絡(luò)交換機。 在對IP交換技術(shù)及IP交換機進(jìn)行大量研究與論證的基礎(chǔ)上，通過分析、設(shè)計與實驗，采用Cypress半導(dǎo)體公司推出的用于點對點之間高速串行數(shù)據(jù)通信的發(fā)送芯片CY78923和接收芯片CY78933以及高速低功耗具有時鐘化讀寫接口的先進(jìn)先出緩沖存儲器芯片CY7C453，構(gòu)

3、成IP交換機的數(shù)據(jù)發(fā)送/接收模塊，采用Altera公司的低價位Cyclone系列芯片EP1C6Q240C8 FPGA芯片作為交換控制模塊，分別完成了各個模塊的電路設(shè)計，實現(xiàn)了基于雙絞線(UTP-5)的四端口IP交換機硬件系統(tǒng)。 最后，對所設(shè)計實現(xiàn)的基于雙絞線的四端口IP交換機系統(tǒng)進(jìn)行了硬件的電氣性能測試和關(guān)鍵信號點的時序測試以及軟硬件的協(xié)同調(diào)試與功能仿真。測試結(jié)果表明，性能良好。達(dá)到了完善TCP/IP協(xié)議體系，簡化網(wǎng)絡(luò)結(jié)構(gòu)，提高