計算機組成原理課程設計--設計一臺嵌入式cisc模型機

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文檔簡介

1、　　計算機組成原理課程設計報告　　題目：設計一臺嵌入式CISC模型機 　　院（系）：計算機科學與工程學院 　　專業(yè)：網絡工程 　　學

2、號： 　　學生姓名： 　　指導教師： 　　目錄　　設計一臺嵌入式CISC模型機選題及

3、要求3　　課程設計的題目和內容（B類）3　　課程設計需要完成的內容要求3　　系統(tǒng)開發(fā)環(huán)境及平臺介紹4　　嵌入式CISI模型機系統(tǒng)總體設計4　　嵌入式CISC系統(tǒng)設計模型圖4

4、控制器邏輯結構框圖5　　設計模型機指令系統(tǒng)及指令格式5　　基本指令及匯編功能介紹5　　指令格式設計介紹6　　T1、T2、T3、T4與CLR、Q之間的關系圖7　　微程序控制流程圖8

5、;　　微程序微指令詳細設計9　　地址邏輯轉移電路單元9　　軟件代碼清單設計11　　微地址寄存器單元aa11　　控制存儲器單元CONTROM13　　微命令寄存器單元MCOMMAND15<p&

6、gt;　　微地址轉換器單元（F1、F2、F3）17　　微程序操作器單元CROM19　　算術邏輯運算執(zhí)行單元ALU21　　狀態(tài)條件寄存器單元LS7422　　公共寄存器單元LS27323　　1：2分配器FEN2單元24&l

7、t;/p>　　3選1數據選擇器MUX3單元25　　4選1數據選擇器MUX4單元26　　程序計數器PC單元27　　主存儲器ROM芯片ROM16單元28　　時序產生器COUNTER單元29　　嵌入

8、式CISC模型機頂層電路單元31　　匯編語言源程序設計31　　機器語言源程序代碼設計32　　功能仿真及波形圖結果分析33　　嵌入式CISC模型機的故障現象分析35　　課設總結心得體會36<

9、p>　　設計一臺嵌入式CISC模型機選題及要求　　課程設計的題目和內容（B類）　　設計一臺嵌入式CISC模型計算機（采用定長CPU周期、聯(lián)合控制方式），并運行能完成一定功能的機器語言程序進行驗證。　　要求連續(xù)輸入5個有符號整數（用8位二進制補碼表示，十六進制數輸入）求所有正數的平方和并輸出顯示。</p

10、>　　說明：①5個有符號數從外部輸入；　　②一定要使用符號位（比如說SF），并且要使用負的時候轉移（比如說JS）或不為負的時候轉移（比如說JNS）指令。　　課程設計需要完成的內容要求　　完成系統(tǒng)的總體設計，畫出模型機數據通路框圖；　　設

11、計微程序控制器（CISC模型計算機）的邏輯結構框圖； 　　設計機器指令格式和指令系統(tǒng)； 　　設計時序產生器電路； 　　設計所有機器指令的微程序流程圖； 　　設計操作控制器單元；　　設計模型機的所有單元電路，并用VHDL語言（也可使

12、用GDF文件----圖形描述文件）對模型機中的各個部件進行編程，并使之成為一個統(tǒng)一的整體，即形成頂層電路或頂層文件； 　　由給出的題目和設計的指令系統(tǒng)編寫相應的匯編語言源程序；　　根據設計的指令格式，將匯編語言源程序手工轉換成機器語言源程序，并將其設計到模型機中的ROM中去；　　使用EDA軟件進行功能仿真，要保證

13、其結果滿足題目的要求；（其中要利用EDA軟件提供的波形編輯器，選擇合適的輸入輸出信號及中間信號進行調試。）　　系統(tǒng)開發(fā)環(huán)境及平臺介紹　　EDA軟件（Maxplus版本系列）、Windows操作系統(tǒng)平臺。　　Max+plusⅡ是Altera公司上一代的PLD開發(fā)軟件，Max+plusⅡ界面友好，使用便捷，被譽為業(yè)界

14、最易用易學的EDA軟件。在Max+plusⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。Maxplus基本使用介紹：Graphic Editor圖形編輯器；Symbol Editor符號編輯器；Text Editor文本編輯器；Waveform Editor波形編輯器；Compiler編譯器；Simulator仿真器；File：P

15、roject:Name建立工程名；Save,Compile,Simulator保存，編譯，仿真；New新建文件；Open打開文件；Create Default Symbol創(chuàng)建當前模塊圖形符號。　　嵌入式CISI模型機系統(tǒng)總體設計　　嵌入式CISC系統(tǒng)設計模型圖　　控制器邏輯結構框圖</b

16、>　　設計模型機指令系統(tǒng)及指令格式　　基本指令及匯編功能介紹　　說明：對Rs和Rd的規(guī)定：　　模型機規(guī)定數據的表示采用定點整數補碼表示，單字長為8位，其格式如下：　　指令格式設計介紹&l

17、t;/p>　?。?）I/O指令（單字節(jié)）　　IN輸入指令：　　OUT輸出指令：　　（2）MOV指令（雙字節(jié)）　　MUL指令（單字節(jié)）<p&

18、gt;　　乘法指令：　　“Rs”為源寄存器，存放的是源操作數 　　“Rd”為目的寄存器，存放的是目的操作數所在的地址　?。?）ADD（單字節(jié)）　　求和指令：<p&g

19、t;　　“Rs”為源寄存器，存放的是源操作數 　　“Rd”為目的寄存器，存放的是目的操作數所在的地址　?。?）INC（單字節(jié)）　　自加1指令：　?。?）TEST指令（單字節(jié)）　?。?）JS、

20、JMP條件轉移指令（雙字節(jié)）　　T1、T2、T3、T4與CLR、Q之間的關系圖　　微程序控制流程圖　　微程序微指令詳細設計　　微指令設計依次從左到右：　　微地址：（6位）（根據流程圖設計而設

21、計）；　　微命令字段+P字段：25位：包含后繼微地址：（6位）（根據流程圖設計而設計）　　24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0　　LOAD LDPC LDAR LDIR LDRi RD_B RS_B S1 S0 ALU_B

22、 LDAC LDDR WR CS SW_B LED_B LDFR P1 P2 　　地址邏輯轉移電路單元　　地址邏輯轉移電路為了實現微地址的多路轉移。　　微地址寄存器中的觸發(fā)器異步置“1”端低電平有效，與µA4～µA0對應的異步置“1”控制信號SE5～SE1的邏輯表達式為：（µA5

23、的異步置“1”端SE6實際未使用。）其中邏輯表達式如下：　　SE5=FS·P(2)·T4　　SE4=I7·P(1)·T4　　SE3=I6·P(1)·T4　　SE2=I5·P(1)·T4<

24、/p>　　SE1=I4·P(1)·T4　　地址轉移邏輯電路中異步置“1”信號SE5～SE1表達式的確定與P字段測試時轉移微地址的確定密切相關.地址轉移邏輯電路的實現代碼如下:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;&

25、lt;/p>　　ENTITY ADDR IS　　PORT(　　I7,I6,I5,I4:IN STD_LOGIC;　　FS,T4,P1,P2:IN STD_LOGIC;　　SE6,SE5,SE4,SE3,SE

26、2,SE1:OUT STD_LOGIC　　);　　END ADDR;　　ARCHITECTURE A OF ADDR IS　　BEGIN

27、　　SE6<='1';　　SE5<=NOT(NOT FS AND P2 AND T4);　　SE4<=NOT(I7 AND P1 AND T4);　　SE3<=NOT(I6 AND P1 AND T4);</p

28、>　　SE2<=NOT(I5 AND P1 AND T4);　　SE1<=NOT(I4 AND P1 AND T4);　　END A;　　編譯成功通過之后生成圖形符號，地址轉移邏輯電路就可以使用了。<p&g

29、t;　　軟件代碼清單設計　　微地址寄存器單元aa　　由6個MMM器件單元組成：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY MMM

30、 IS　　PORT(　　SE:IN STD_LOGIC;　　T2:IN STD_LOGIC;　　D:IN STD_LOGIC;　　CLR:IN STD_LOGIC;&

31、lt;p>　　UA:OUT STD_LOGIC　　);　　END MMM;　　ARCHITECTURE A OF MMM IS　　BEGIN<

32、/p>　　PROCESS(CLR,SE,T2)　　BEGIN　　IF(CLR='0')THEN　　UA<='0';　　ELSIF(SE='0'

33、;)THEN　　UA<='1';　　ELSIF(T2'EVENT AND T2='1') THEN　　UA<=D;　　END IF;<

34、/b>　　END PROCESS;　　END A; 　　編譯成功后生成MMM元器件，生成微地址寄存器單元aa,如圖所示： 　　控制存儲器單元CONTROM　　LIBRARY IEE

35、E;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CONTROM IS

36、;　　PORT(ADDR: IN STD_LOGIC_VECTOR(5 DOWNTO 0);　　UA:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);　　D:OUT STD_LOGIC_VECTOR(18 DOWNTO 0)　　);&

37、lt;p>　　END CONTROM;　　ARCHITECTURE A OF CONTROM IS　　SIGNAL DATAOUT: STD_LOGIC_VECTOR(24 DOWNTO 0);　　BEGIN 　　PROCESS

38、(ADDR)　　BEGIN　　CASE ADDR IS 　　WHEN "000000" => DATAOUT<="1110011001001111000000010";　　WH

39、EN "000010" => DATAOUT<="1001011001001011010000000";　　WHEN "000011" => DATAOUT<="1000111001001011000000000";　　WHEN "00010

40、0" => DATAOUT<="1000011101001111100000000";　　WHEN "000101" => DATAOUT<="1000001001011111000000110";　　WHEN "000110" =>

41、DATAOUT<="1000111010001111000000000";　　WHEN "000111" => DATAOUT<="1000111001001101000000000";　　WHEN "001000" => DATAOUT<=&q

42、uot;1110011001001111000000011";　　WHEN "001001" => DATAOUT<="1000001001011111000000100";　　WHEN "001010" => DATAOUT<="1110011001

43、001111001100000";　　WHEN "001011" => DATAOUT<="1000010001101111000000101";　　WHEN "001100" => DATAOUT<="100001000110111100001001

44、0";　　WHEN "001101" => DATAOUT<="1000001001101111000010100";　　WHEN "001110" => DATAOUT<="1110011001001111000010101";</p

45、>　　WHEN "001111" => DATAOUT<="1000010001000110000000000";　　WHEN "010010" => DATAOUT<="1000001001011111000010011";

46、;　　WHEN "010011" => DATAOUT<="1000111000001111000000000";　　WHEN "010100" => DATAOUT<="1000111110001111000000000";　　WHEN "

47、010101" => DATAOUT<="0100011001001011000000000";　　WHEN "100000" => DATAOUT<="0100011001001011000000000";　　WHEN "110000" =

48、> DATAOUT<="1000011001001111000000000";　　WHEN OTHERS => DATAOUT<="1000011001001111000000000";　　END CASE;

49、　　UA(5 DOWNTO 0)<=DATAOUT(5 DOWNTO 0);　　D(18 DOWNTO 0)<=DATAOUT(24 DOWNTO 6);　　END PROCESS;　　END A; 　　微命令寄存器單元MCOMMAND </p&g

50、t;　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY MCOM

51、MAND IS　　PORT(　　T2,T3,T4,I3,I2,I1,I0:IN STD_LOGIC;　　O:IN STD_LOGIC_VECTOR(18 DOWNTO 0);　　P1,P2,LOAD,LDPC,LDAR,LDIR,LD

52、R0,LDR1,LDR2,R0_B,R1_B,R2_B,S1,S0,ALU_B,LDAC,LDDR,WR,CS,SW_B,LED_B,LDFR:OUT STD_LOGIC　　);　　END MCOMMAND;　　ARCHITECTURE A OF MCOMMAND IS<

53、;/p>　　SIGNAL DATAOUT:STD_LOGIC_VECTOR(18 DOWNTO 0);　　BEGIN　　PROCESS(T2)　　BEGIN　　IF(T

54、2'EVENT AND T2='1')THEN　　DATAOUT(18 DOWNTO 0)<=O(18 DOWNTO 0);　　END IF;　　P2<=DATAOUT(0);　　P1<=DA

55、TAOUT(1);　　LDFR<=DATAOUT(2) AND T4;　　LED_B<=DATAOUT(3);　　SW_B<=DATAOUT(4);　　CS<=DATAOUT(5);　　WR<=DAT

56、AOUT(6)OR(NOT T3);　　LDDR<=DATAOUT(7) AND T4;　　LDAC<=DATAOUT(8) AND T4;　　ALU_B<=DATAOUT(9);　　S0<=DATAOUT(10);<

57、p>　　S1<=DATAOUT(11);　　R2_B<=(DATAOUT(13)OR(NOT I1)OR I0)AND(DATAOUT(12)OR(NOT I3)OR I2);　　R1_B<=(DATAOUT(13)OR(NOT I0)OR I1)AND(DATAOUT(12)OR(NOT I2)OR I3);

58、　　R0_B<=(DATAOUT(13)OR I1 OR I0)AND(DATAOUT(12)OR I3 OR I2);　　LDR2<=T4 AND DATAOUT(14)AND I1 AND (NOT I0); 　　LDR1<=T4 AND DATAOUT(14)AND (NOT I1) AND I0;</

59、p>　　LDR0<=T4 AND DATAOUT(14)AND (NOT I1) AND (NOT I0);　　LDIR<=DATAOUT(15)AND T3;　　LDAR<=DATAOUT(16)AND T3;　　LDPC<=DATAOUT(17)AND T4

60、;　　LOAD<=DATAOUT(18);　　END PROCESS;　　END A;　　微地址轉換器單元（F1、F2、F3）　　LIBRARY IEEE;<

61、;p>　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY F1 IS　　PORT(　　UA5,UA4,UA3,UA2,UA1,UA0:IN STD_LOGIC;　　D:OUT STD_LOGIC_VEC

62、TOR(5 DOWNTO 0)　　);　　END F1;　　ARCHITECTURE A OF F1 IS　　BEGIN<p&g

63、t;　　D(5)<=UA5;　　D(4)<=UA4;　　D(3)<=UA3;　　D(2)<=UA2;　　D(1)<=UA1;　　D(0)<=UA0;&l

64、t;b>　　END A;　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY F2 IS　　PORT(　　UA5

65、,UA4,UA3,UA2,UA1,UA0:OUT STD_LOGIC;　　D:IN STD_LOGIC_VECTOR(5 DOWNTO 0)　　);　　END F2;　　ARCHITECTURE

66、A OF F2 IS　　BEGIN　　UA5<=D(5);　　UA4<=D(4);　　UA3<=D(3);　　UA2<=D(2);<p&g

67、t;　　UA1<=D(1);　　UA0<=D(0);　　END A;　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY F3

68、 IS　　PORT(　　UA7,UA6,UA5,UA4,UA3,UA2,UA1,UA0:OUT STD_LOGIC;　　D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)　　);&

69、lt;/p>　　END F3;　　ARCHITECTURE A OF F3 IS　　BEGIN　　UA7<=D(7);　　UA6<=D(6);</p&

70、gt;　　UA5<=D(5);　　UA4<=D(4);　　UA3<=D(3);　　UA2<=D(2);　　UA1<=D(1);　　UA0<=D(0);

71、　　END A;　　微程序操作器單元CROM　　由地址轉移邏輯電路單元ADDR、微地址寄存器單元aa、控制存儲器單元CONTROM、微命令寄存器單元組成MCOMMAND等幾部分組成。　　算術邏輯運算執(zhí)行單元ALU

72、　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY ALU IS

73、　　PORT(　　A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　S1,S0:IN STD_LOGIC;　　BCDOUT

74、:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　F: OUT STD_LOGIC　　);　　END ALU;　　ARCHITECTURE A OF ALU IS</p

75、>　　SIGNAL TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN　　PROCESS(S1,S0)　　BEGIN　　IF(S1=&#

76、39;0' AND S0='0')THEN　　BCDOUT<=A+B;　　ELSIF(S1='0' AND S0='1')THEN　　BCDOUT<=A*B;　　ELSIF(S1='1'

77、AND S0='0')THEN　　F<=B(7);　　ELSIF(S1='1' AND S0='1')THEN　　BCDOUT<=A-1;　　END IF;

78、　　END PROCESS;　　END A;　　狀態(tài)條件寄存器單元LS74　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;<

79、/p>　　ENTITY LS74 IS　　PORT(　　LDFR:IN STD_LOGIC;　　F:IN STD_LOGIC;　　FS:OUT STD_LOGIC&

80、lt;b>　　);　　END LS74;　　ARCHITECTURE A OF LS74 IS　　BEGIN　　PROCESS(LDFR)<

81、p>　　BEGIN　　IF(LDFR'EVENT AND LDFR='1')THEN　　FS<=F;　　END IF;

82、END PROCESS;　　END A;　　公共寄存器單元LS273　　累加器AC、數據寄存器DR、通用寄存器（R0、R1、R2）、地址寄存器AR　　LIBRARY IEEE;　　USE IE

83、EE.STD_LOGIC_1164.ALL;　　ENTITY LS273 IS　　PORT(　　D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　CLK:IN STD_LOGIC;<

84、p>　　O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END LS273;　　ARCHITECTURE A OF LS273 IS　　BEGIN</p

85、>　　PROCESS(CLK)　　BEGIN　　IF(CLK'EVENT AND CLK='1')THEN　　O<=D;

86、　　END IF;　　END PROCESS;　　END A;　　1：2分配器FEN2單元　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.

87、ALL;　　ENTITY FEN2 IS　　PORT(　　WR,LED_B:IN STD_LOGIC;　　X:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　W1,W2:O

88、UT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END FEN2;　　ARCHITECTURE A OF FEN2 IS　　BEGIN

89、;　　PROCESS(LED_B,WR)　　BEGIN　　IF(LED_B='0' AND WR='0')THEN　　W2<=X;&l

90、t;p>　　ELSE　　W1<=X;　　END IF;　　END PROCESS;　　END A;</

91、p>　　3選1數據選擇器MUX3單元　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY MUX3 IS　　PORT(<p

92、>　　ID:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　SW_B,CS:IN STD_LOGIC;　　N1,N2:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　EW:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)<

93、p>　　);　　END MUX3;　　ARCHITECTURE A OF MUX3 IS　　BEGIN　　PROCESS(SW_B,CS)</p&

94、gt;　　BEGIN　　IF(SW_B='0')THEN　　EW<=ID;　　ELSIF(CS='0')THEN　　E

95、W<=N2;　　ELSE　　EW<=N1;　　END IF;　　END PROCESS;<p&g

96、t;　　END A;　　4選1數據選擇器MUX4單元　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY MUX4 IS

97、　　PORT(　　C,D,E,F: IN STD_LOGIC;　　X1,X2,X3,X4: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　W: out STD_LOGIC_VECTOR(7 DOWNTO 0)

98、);　　END MUX4;　　ARCHITECTURE A OF MUX4 IS　　SIGNAL SEL: STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN</b&g

99、t;　　SEL<=F&E&D&C;　　PROCESS(SEL)　　BEGIN 　　IF(SEL="1110") THEN --R0_out<p&g

100、t;　　W<=X1;　　ELSIF(SEL="1101") THEN --R1_out　　W<=X2;　　ELSIF(SEL="1011") THEN --R2-out</p&

101、gt;　　W<=X3;　　ELSIF(SEL="0111") THEN --ALU_out　　W<=X4;　　ELSE&

102、lt;p>　　NULL;　　END IF;　　END PROCESS;　　END A;　　程序計數器PC單元<

103、;/p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY

104、 PC IS　　PORT(　　LOAD,LDPC,CLR:IN STD_LOGIC;　　D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)<

105、;/p>　　);　　END PC;　　ARCHITECTURE A OF PC IS　　SIGNAL QOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);

106、;　　BEGIN　　PROCESS(LDPC,CLR,LOAD)　　BEGIN　　IF(CLR='0')THEN　　QOUT<="00000000"; -

107、-BUS->PC,將pc清0　　ELSIF(LDPC'EVENT AND LDPC='1')THEN　　IF(LOAD='0')THEN　　QOUT<=D;　　EL

108、SE　　QOUT<=QOUT+1;--PC+1　　END IF;　　END IF;　　END PROCESS;

109、　　O<=QOUT;　　END A;　　主存儲器ROM芯片ROM16單元　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

110、USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY ROM16 IS　　PORT(　　DOUT:OUT STD_LOGIC_VECTOR(

111、7 DOWNTO 0);　　ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　CS:IN STD_LOGIC　　);　　END ROM16;　　ARCHITECTU

112、RE A OF ROM16 IS　　BEGIN　　DOUT<= "10000000" WHEN ADDR="00000000" AND CS='0' ELSE--MOV R0,FB　　"11111011

113、" WHEN ADDR="00000001" AND CS='0' ELSE　　"10000001" WHEN ADDR="00000010" AND CS='0' ELSE--MOV R1,00　　"00000000" WHEN A

114、DDR="00000011" AND CS='0'ELSE　　"01110010" WHEN ADDR="00000100" AND CS='0' ELSE--L1:IN R2　　"10010010" WHEN ADDR="00000

115、101" AND CS='0' ELSE--TEST R2　　"10100000" WHEN ADDR="00000110" AND CS='0' ELSE--JS L2　　"00001010" WHEN ADDR="00000111"

116、; AND CS='0' ELSE　　"10111010" WHEN ADDR="00001000" AND CS='0' ELSE--MUL R2,R2　　"11001001" WHEN ADDR="00001001" AND CS='

117、;0' ELSE--ADD R2,R1　　"11010000" WHEN ADDR="00001010" AND CS='0' ELSE--L2:INC R0　　"10010000" WHEN ADDR="00001011" AND CS='0

118、' ELSE--TEST R0　　"10100000" WHEN ADDR="00001100" AND CS='0' ELSE--JS L1　　"00000100" WHEN ADDR="00001101" AND CS='0' EL

119、SE　　"11110100" WHEN ADDR="00001110" AND CS='0' ELSE--L3:OUT R1　　"11100100" WHEN ADDR="00001111" AND CS='0' ELSE--JMP L3<

120、;/p>　　"00001110" WHEN ADDR="00010000" AND CS='0' ELSE　　"00000000";　　END A;　　時序產生器COUNT

121、ER單元　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

122、　ENTITY COUNTER IS　　PORT(　　Q,CLR:IN STD_LOGIC;　　T2,T3,T4:OUT STD_LOGIC　　);　　E

123、ND COUNTER;　　ARCHITECTURE A OF COUNTER IS　　SIGNAL X:STD_LOGIC_VECTOR(1 DOWNTO 0);　　BEGIN　　PROCESS(Q,CLR)&

124、lt;p>　　BEGIN　　IF(CLR='0')THEN　　T2<='0';　　T3<='0';<p&

125、gt;　　T4<='0';　　X<="00";　　ELSIF(Q'EVENT AND Q='1')THEN　　X<=X+1;

126、;　　T2<=(NOT X(1)) AND X(0);　　T3<=X(1) AND (NOT X(0));　　T4<=X(1) AND X(0);　　END IF;　　END

127、 PROCESS;　　END A;　　嵌入式CISC模型機頂層電路單元　　匯編語言源程序設計　　機器語言源程序代碼設計　　功能仿真及波形圖結果分析<

128、/p>　　從外部輸入5個有符號整數，分別是03、FE(-2)、01、FF(-1)、FB(-5);　　1、當執(zhí)行MOV R0，FB時，R0為FB(-5)，用于計數，每輸入一個就自加1;當執(zhí)行MOV R1,00時，R1為00；輸入第一個數：03，執(zhí)行IN R2指令，R2為03;對應的AR的地址為輸入指令IN的地址：04；PC程序計數器為05，執(zhí)行了5次；微地址的04表示測

129、試目的寄存器的數值的符號位，并鎖存，來判斷是否要執(zhí)行跳轉，對應的指令為TEST Rd。如果是正數就不用跳轉，就接著執(zhí)行下一條指令，如果是負數，就跳轉到對應的目標子程序，執(zhí)行對應的指令。如圖所示：　　輸入第一個數的結果為09，如圖所示：　　輸入第二個數FE(-2),存入R2，對應的地址AR為07（輸入指令IN的地址），由于是負數，跳轉到INC執(zhí)行，如圖所示

130、：　　第一個數03和第二個數FE輸出的結果為09，如圖所示：　　依次輸入5個有符號整數，分別是03、FE(-2)、01、FF(-1)、FB(-5); 03*03+01*01=0A,正確。結果如圖所示：　　嵌入式CISC模型機的故障現象分析　　在設計的過程中，出現過以下問題

131、：　　第一個問題就是循環(huán)中斷，當R0計數的FB只能加到FD,這就意味著，從外部只能輸入3個數，心想是不是微地址有問題，于是就按照老師的方法從里到外地查找控制存儲器單元CONTROM，一一對應的波形圖和微程序控制設計流程圖，沒發(fā)現什么問題；難道是主存儲器單元ROM16有問題嗎？于是帶著疑問去檢查自己的機器源程序代碼設計，一一對應器件上的VDHL語言，結果發(fā)現，是有一個跳轉有問題，于是對應機器代碼設

132、計，把它修改了過來。再重新生成ROM16主存儲器，再重新生成頂層電路單元，選定當前波形仿真文件，然后模擬仿真測試，結果R0計數的FB可以自加到00了，于是就可以輸入5個有符號整數了。　　第二個問題就是判斷符號位SF,當每次輸入一個有符號整數存入R2時，這時就需要怎么去判斷它的符號位，才能執(zhí)行下一條指令，我用了測試指令TEST，測試它的最高位，鎖存了它的符號位。但是由于沒有改ALU和ADDR的位置

133、，不管是輸入正數還是負數，它都要去計算平方，這就達不到課設的要求。于是查找資料，ALU的算法不變，在S1=1和S0=0的時候，賦值給FS;這就需要修改ADDR 器件里修改為SE5<=NOT(NOT FS AND P2 AND T4);于是按照步驟重新仿真就可以正確判斷符號位了。　　課設總結心得體會　　對于計算機

134、組成原理課程設計，一開始上第一節(jié)課的時候，聽得一頭霧水，之后以為是一件很簡單的事情，想憑著自己對軟件的熟悉使用和以前做Web的經驗去做。但是實踐下來，發(fā)現里面存在很多問題，比如什么是微地址，什么是微程序，什么是后繼微地址，機器代碼要與什么關聯(lián)起來，控制器產生單元又是什么，一大堆問題暴露在我的面前。于是就去復印店復印了一份計算機組成原理課設教材。一頁一頁地研究，發(fā)現里面的邏輯很清晰，雖然第一次看不懂，但是里面的代碼很直觀，比如算術執(zhí)行單元

135、ALU的幾種運算，需要什么運算就設計什么運算，還有要設置控制信號，與狀態(tài)寄存器關聯(lián)，與暫存器關聯(lián)，與輸出總線關聯(lián)。按照課本的步驟，首先設計指令系統(tǒng)和指令格式，然后設計匯編及機器代碼，接著設計微程序流程圖和微指令字段，最后生成器件和模擬仿真。最讓我頭疼的是為什么會模擬仿真頻頻會出現循環(huán)中斷，也就是只能輸入兩三個數，又為什么輸入的數不管是正數還是負數，仿真測試都通過了，并且都算了平方和。于是就去檢查匯編，改了又改，還是沒有結果，還沒有改到正

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