eda課程設(shè)計(jì)---微波爐定時(shí)控制器

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文檔簡介

1、　　目錄　　一、設(shè)計(jì)題目和要求-----------------------------------------------------------------2　　二、設(shè)計(jì)思路-------------------------------------------------------------

2、-------------2　　三、單元模塊設(shè)計(jì)--------------------------------------------------------------------3　　-----------------------------------------------------------------------------------

3、---------8　　3.1、FENPIN模塊設(shè)計(jì)-----------------------------------------------------(3,4)　　3.2、FIRST模塊設(shè)計(jì)------------------------------------------------------(4,5)

4、;　　3.3、JIANJISHU模塊設(shè)計(jì)------------------------------------------------(5,6)　　3.4、CHOICE和VIEW模塊設(shè)計(jì)------------------------------------------(7,8)　　四、硬件實(shí)驗(yàn)-----------------------------

5、----------------------------------------------8　　五、心得體會(huì)---------------------------------------------------------------------------9　　附頁：程序代碼--------------------------------------

6、----------------------------------10　　---------------------------------------------------------------------------------------------17　　一、設(shè)計(jì)題目和要求<

7、;p>　　設(shè)計(jì)題目為：微波爐定時(shí)控制器　　要求：1、復(fù)位開關(guān)：　　啟動(dòng)開關(guān)： 　　烹調(diào)時(shí)間設(shè)置： 　　烹調(diào)時(shí)間顯示：<p&

8、gt;　　七段碼測試：　　啟動(dòng)輸出：　　按TEST鍵可以測試七段碼管，顯示為“8888”；　　設(shè)定時(shí)間后，按啟動(dòng)鍵開始烹調(diào)，同時(shí)七段碼顯示剩余時(shí)間，時(shí)間為0時(shí)，顯示烹調(diào)完成信息“CDEF”<

9、b>　　二、設(shè)計(jì)思路　　A．先有一個(gè)大概的模塊話設(shè)計(jì)，就如下圖：　　預(yù)設(shè)初值倒計(jì)時(shí)減計(jì)數(shù) 輸出數(shù)據(jù)　　B：再在上面大模塊的基礎(chǔ)上進(jìn)行改進(jìn)　　增加復(fù)位端和測試端<

10、/p>　　復(fù)位輸出數(shù)據(jù)　　預(yù)設(shè) 倒計(jì)時(shí) 實(shí)現(xiàn)閃爍　　初值減計(jì)數(shù)　　測試　　C：具體的設(shè)計(jì)過程：

11、;　　1、剛開始設(shè)計(jì)是先完成了FENPIN模塊的設(shè)計(jì)，因?yàn)檫@個(gè)模塊比較簡單。　　2、然后是對設(shè)初值大模塊的設(shè)計(jì)，在這一部分的設(shè)計(jì)遇到兩方案：　?。?）設(shè)計(jì)四個(gè)按鈕的初始話模塊，四個(gè)按鈕分別控制秒，十秒，分，十分4個(gè)數(shù)值的初始化加；　?。?）設(shè)計(jì)兩個(gè)按鈕的初始化模塊，兩個(gè)按鈕分別提供一個(gè)移位信號和一個(gè)加信號；<

12、;/p>　　兩個(gè)方案都用了一下，發(fā)現(xiàn)還好是2號方案比較好，不僅程序上比較簡單而且省了很多按鈕的使用，比較符合實(shí)際應(yīng)用的要求；　　3、在完成了初始話模塊的設(shè)計(jì)之后，接下來就是減計(jì)數(shù)模塊的設(shè)計(jì)，只要把由初始化模塊所提供的數(shù)據(jù)進(jìn)行減計(jì)數(shù)即可；　　4、在完成以上三個(gè)模塊時(shí)，程序的已經(jīng)初見雛形了，然后把這三個(gè)模塊連接起來，添加上復(fù)位和測

13、試按鈕就可以了；　　5、用動(dòng)態(tài)掃描的方法隊(duì)數(shù)據(jù)進(jìn)行輸出，其中在輸入數(shù)據(jù)是使相應(yīng)的數(shù)據(jù)進(jìn)行閃爍。　　三.單元模塊設(shè)計(jì)　　單元模塊設(shè)計(jì)部分主要有4部分組成：　?。ㄒ唬?、FENPIN模塊，用于給后面的JIANJISHU模塊和VIEW模塊提供

14、合適的頻率。　?。ǘ?、FIRST模塊，用于設(shè)定微波爐的初試時(shí)間而用。　?。ㄈ?、JIANJISHU模塊，配合FENPIN模塊提供的時(shí)鐘頻率實(shí)現(xiàn)每秒減一的計(jì)數(shù)。　?。ㄋ模?、CHOICE模塊和VIEW模塊，利用動(dòng)態(tài)掃描的方法顯出對應(yīng)數(shù)字。　　3.1 FENPIN模塊的設(shè)計(jì)&

15、lt;/p>　　FENPIN模塊主要利用1Khz的時(shí)鐘信號進(jìn)行分頻。得到1s的outlck時(shí)鐘信號（用于后期JIANJISHU模塊的使用）和0.5s的screen的時(shí)鐘信號（用于VIEW的顯示閃爍使用）。　　說明：試驗(yàn)箱上有1Khz，2Khz等多個(gè)時(shí)鐘信號。而在這里采用1Khz的信號使用。1Khz/1000=1s，所以采用1Khz進(jìn)行千分頻得到1s的信號。</p

16、>　　實(shí)驗(yàn)波形圖：　　每秒產(chǎn)生一個(gè)時(shí)鐘脈沖　?。ǔ绦虼a見附錄。）　　Move此時(shí)數(shù)碼管有輸出　　Move選中時(shí)數(shù)碼管無輸出　　3.2 FIRST模塊設(shè)計(jì)<

17、/p>　　FIRST模塊主要用于對時(shí)間設(shè)定初始值而用，其中設(shè)有ABLE和CLK兩時(shí)鐘信號，分別用于外接按鈕信號而用，其中CLK用于進(jìn)行加計(jì)數(shù)，ABLE用于移位而用。輸出o1，o2，o3和o4分別是輸出秒，十秒，分，十分。而輸出o5是為VIEW實(shí)現(xiàn)閃爍而用的。其中的RES和TEST要配合JIANJISHU模塊中的RES和TEST同時(shí)控制才能有效（具體會(huì)在JIANJISHU模塊中詳細(xì)介紹）。

18、　　說明：開始設(shè)計(jì)時(shí)，由于沒有考慮全面設(shè)計(jì)了一個(gè)有4個(gè)按鍵分別控制秒，十秒，分，十分的方案，因?yàn)檎n設(shè)要接近與實(shí)際設(shè)計(jì)，而實(shí)際不可能給予如此多的按鍵，這樣不僅占用大量空間而且產(chǎn)品也是非常的不美觀，所以之后就改成現(xiàn)在的由ABLE控制移位，再由CLK給予時(shí)鐘脈沖的方式進(jìn)行設(shè)計(jì)，最后發(fā)現(xiàn)這樣的設(shè)計(jì)不僅沒有上述的缺點(diǎn)更加使我的程序變的更加的簡單。　　波形圖仿真： &

19、lt;/b>　　每個(gè)上升沿都會(huì)進(jìn)行加計(jì)數(shù)　　當(dāng)res和test為零時(shí)輸出分別是“0000”和“8888”　　Able在每個(gè)脈沖到來是都會(huì)進(jìn)行移位，而o5正好顯示出正在加的位數(shù)　　注意：編寫此段代碼是要注意秒位和分位都是記從1記到9然后進(jìn)位自己變成0的，</p&

20、gt;　　而十秒位和十分位是記到5然后變成0的。　?。ǔ绦虼a見附頁）　　3.3 JIANJISHU模塊的設(shè)計(jì)　　JIANJISHU模塊的主要用于對FIRST的數(shù)據(jù)進(jìn)行選擇性的處理和輸出：　?。ㄒ唬?、當(dāng)JIANJ

21、ISHU模塊中的res=0時(shí)，由于res作為輸入同樣也連接這FRIST模塊中　　的res，他們是由一個(gè)輸入共同控制的，所以此時(shí)輸出的就是“0000”；　?。ǘ?、當(dāng)JIANJISHU模塊中的test=0時(shí)，同res一樣的道理，此時(shí)輸出為“8888”；　?。ㄈ?、當(dāng)q4=15（輸出為F）或start=0時(shí)，LED就

22、不會(huì)亮了，表示工作完成或處　　于等待狀態(tài)，此時(shí)不對FIRST模塊中的數(shù)據(jù)進(jìn)行任何處理就直接輸出；　?。ㄋ模?、在以上條件都不滿足的情況下，若此時(shí)start=1，那么JIANJISHU模塊才　　開始了真正的工作狀態(tài)，即配合FENPIN模塊中時(shí)鐘outclk開始每秒減一的記時(shí)計(jì)數(shù)；<p&g

23、t;　　本程序中復(fù)位鍵res和test的詳細(xì)說明：　　這里的res和test和模塊FRIST中的res和test是用同一個(gè)控制端，而且JIANJISHU的res和test是必不可少的。因?yàn)槊看芜M(jìn)行計(jì)數(shù)完后由于是利用信號進(jìn)行減計(jì)數(shù)，在記完一次數(shù)之后q1，q2，q3和q4都會(huì)保持最后一次的狀態(tài)，如果不及時(shí)清零的話，那么下一次的res，test以及加計(jì)數(shù)就是只能對前一級的輸入進(jìn)行復(fù)位和測試，輸出的將是

24、前一級的各個(gè)位數(shù)減去q1，q2，q3和q4的值，所以在JIANJISHU模塊中進(jìn)行清零是十分重要的。　　波形圖仿真：　　輸入初值為“0015”　　當(dāng)start=1時(shí)開始配合clks的始終上升沿開始減計(jì)數(shù)　　在各位都記到0時(shí)，就數(shù)碼管就

25、會(huì)顯示 “FEDC”同時(shí)LED熄滅　　這就是上次提到的復(fù)位是清零了所有的中間信號，這樣輸出為FIRST中提供原始數(shù)據(jù)　?。ǔ绦虼a見附頁）　　3.4 CHOICE模塊和VIEW模塊　　CHOICE模塊和VIEW模塊必須放在一起進(jìn)行使用

26、，CHOICE模塊是進(jìn)行數(shù)據(jù)選則而使用的，VIEW模塊是用于在相應(yīng)的為進(jìn)行輸出對應(yīng)的數(shù)，兩者和起來就是一個(gè)動(dòng)態(tài)掃描的過程。　　A：CHOICE模塊；　　說明：這里的clk時(shí)鐘信號是使用和FENPIN模塊中一樣的時(shí)鐘信號（1Khz），因?yàn)槿?lt;/p>　　的眼睛對時(shí)間的分辨為20個(gè)微秒，用1Khz的信號完全能滿足這樣的要求；要

27、注意CHOICE有兩個(gè)輸出，o2顯然輸出的是對應(yīng)的數(shù)據(jù)信號，而o1要輸出的是一個(gè)位選信號，是為下一個(gè)模塊VIEW顯示而用。　　B：VIEW模塊；　　說明：f1是接受位信號用的，f2是接受數(shù)據(jù)而用的。　　詳細(xì)說明一下screen和able的作用：<

28、p>　　Screen是有FENPIN模塊通過對時(shí)鐘信號分頻得到的，當(dāng)在模塊FRIST選中某一　　進(jìn)行加數(shù)初始化是，VIEW就可以在時(shí)鐘screen在為1是正常輸出able所指的那位，　　當(dāng)screen為0時(shí)，able所指的那位不能對應(yīng)輸出，這樣就能達(dá)到讓相應(yīng)的數(shù)碼管閃爍　　的效果。<

29、/b>　　波形圖：　?。?程序代碼見附頁）　　四.硬件實(shí)驗(yàn)　　管腳設(shè)置　　注釋：Clk1：選用的是1Khz的信

30、號；　　Clk2，Move，Rest，Testt：選用的是按鈕信號；　　Startt：使用的是開關(guān)信號；　　Lighto：LED輸出；　　五、心得體會(huì)　　這次我獨(dú)立完成了一次完整的程序設(shè)計(jì)，在

31、整個(gè)的設(shè)計(jì)過程中我感覺我的動(dòng)手能力得到了比較高的提高吧，學(xué)了的東西如果連這么一個(gè)比較簡單的課設(shè)都不能完成的話我感覺是比較羞愧的一件事情。　　在整個(gè)的設(shè)計(jì)過程中現(xiàn)在回頭好好回想一下我覺得還是有很多不足的，做任何事情起步的時(shí)候就應(yīng)該有一個(gè)全局觀，但是剛開始由于我沒有考慮完全，在FIRST模塊種設(shè)計(jì)了有四個(gè)按鍵控制的初始化程序，之后發(fā)現(xiàn)這樣不僅程序非常的繁瑣，而且這種課設(shè)應(yīng)該和實(shí)際好好聯(lián)系一下，有誰家

32、的微波爐就光是剛開始設(shè)定初值都有這么多按鈕，那么不僅難看而且比較耗資源，使用也不是最方便的，所以之后經(jīng)過分析后選擇了現(xiàn)在使用的由兩個(gè)按鈕就能事先數(shù)據(jù)初始化的功能。因此在以后的設(shè)計(jì)工作中也要學(xué)會(huì)有大局觀。　　同是在編寫復(fù)位和測試兩個(gè)按鍵的功能是遇到了比較大的麻煩，總是輸出一些莫名其妙的數(shù)據(jù)，之后發(fā)現(xiàn)是由于在JIANJISHU模塊的中的中間信號沒有清零而導(dǎo)致的，這樣的一個(gè)遇到困難然后去解決這個(gè)問題的

33、過程讓我對中間信號有了比較深刻的理解。　　在完成大半個(gè)程序之后，我發(fā)現(xiàn)在初始化數(shù)據(jù)的時(shí)候沒有任何的提示是在對哪以為進(jìn)行加，所以就去請教了老師，以老師的方案就是用一個(gè)時(shí)間較長的時(shí)鐘信號對輸出數(shù)碼管的管腳進(jìn)行或操作（數(shù)碼管是共陰），當(dāng)時(shí)我嫌這么方法寫的代碼比較長，所以我就嘗試了一下在輸出數(shù)碼管的位選上做文章，用這個(gè)較長的時(shí)鐘信號和位信號進(jìn)行位操作，這樣可以實(shí)現(xiàn)閃爍，但是在時(shí)鐘信號為’1’時(shí)輸入的位信

34、號是“111”，由于實(shí)驗(yàn)箱上的數(shù)碼管都進(jìn)行了引腳的鎖定，所以會(huì)讓第8個(gè)數(shù)碼管點(diǎn)亮，所以這個(gè)方案宣告失敗，最后就采用了現(xiàn)程序使用的方法，和老師的差不多，寫起來也比較方便。　　總的來說這樣的課程設(shè)計(jì)比上課有意思多了，在實(shí)際中還是有很多不是在課本上能學(xué)的到的東西，這個(gè)需要自己去理解，去總結(jié)的。　　附頁：

35、　　————————————微波爐定時(shí)控制器程序代碼————————————　　第一部分：TOP（頂層文件）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsig

36、ned.all;　　entity top is　　port(rest,clk1,clk2,move,startt,testt:in std_logic;　　lighto:out std_logic;　　sel:out std_logic_vector(2 downto 0

37、);　　seg:out std_logic_vector(7 downto 0));　　end;　　architecture three of top is　　component fenpin is<p&

38、gt;　　port(clk:in std_logic; 分頻　　outclk,screen:out std_logic);　　end component;　　component first is　　port(clk,able,res,tes

39、t:in std_logic; 初始化數(shù)據(jù)　　o1,o2,o3,o4,o5:out std_logic_vector(3 downto 0));　　end component;　　component jianjishu is

40、port(clks,start,res,test:in std_logic;　　in1,in2,in3,in4:in std_logic_vector(3 downto 0); 減計(jì)數(shù)　　light:out std_logic;　　out1,out2,out3,out4:out std_logi

41、c_vector(3 downto 0));　　end component;　　component choice is　　port(clk:std_logic;　　f1,f2,f3,f4:in std_logic_vector(3 downto 0);

42、　　o1:out std_logic_vector(1 downto 0); 位選　　o2:out std_logic_vector(3 downto 0));　　end component;　　component view is<p&g

43、t;　　port(screen:in std_logic;　　f1:in std_logic_vector(1 downto 0);　　f2,able:in std_logic_vector(3 downto 0); 顯示輸出　　segout:out std_logic_vector(7 down

44、to 0);　　selout:out std_logic_vector(2 downto 0));　　end component;　　signal b,c,d,e,f,g,h,i,j:std_logic_vector(3 downto 0);　　signal a,k:st

45、d_logic;　　signal q:std_logic_vector(1 downto 0);　　signal p:std_logic_vector(3 downto 0);　　begin　　u1: fenpin port map

46、(clk=>clk1,outclk=>a,screen=>k);　　u2: first port map (clk=>clk2,res=>rest,test=>testt,able=>move,　　o1=>b,o2=>c,o3=>d,o4=>e,o5=>j);

47、　　u3:jianjishu port map (clks=>a,start=>startt,res=>rest,test=>testt,in1=>b,in2=>c,　　in3=>d,in4=>e,light=>lighto,out1=>f,out2=>g,out3=>h,out4=>i);<

48、/p>　　u4:choice port map (clk=>clk1,f1=>f,f2=>g,f3=>h,f4=>i,o1=>q,o2=>p);　　u5:view port map (able=>j,screen=>k,f1=>q,f2=>p,segout=>seg,selout=>

49、sel);　　end;　　————————————————————————————————————　　第二部分：FENPIN（時(shí)鐘分頻）　　library ieee;　　use ieee.st

50、d_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity fenpin is　　port(clk:in std_logic;　　outclk,screen:out std_logic);

51、　　end;　　architecture first of fenpin is　　signal Q1,Q2:std_logic;　　begin　　one:process(clk)

52、　　variable count1:integer range 0 to 1002;　　begin　　Q1<='0';　　if count1>1000 then Q1&

53、lt;='1';count1:=0;　　elsif clk'event and clk='1' then count1:=count1+1; 分出1秒信號　　end if;　　end process;

54、　　two:process(clk)　　variable count2:integer range 0 to 500;　　begin　　if clk'event and clk='1' then <p&

55、gt;　　if count2<250 then Q2<='1';count2:=count2+1;　　else Q2<='0';count2:=count2+1; 閃爍信號　　end if;<

56、;b>　　end if;　　if count2>499 then count2:=0;　　end if;　　end process;　　outclk<=Q1;<p&g

57、t;　　screen<=Q2;　　end; 　　第三部分：FIRST（數(shù)據(jù)初始化）　　library ieee;　　use ieee.std_logic_1164.all;　　use

58、 ieee.std_logic_unsigned.all;　　entity first is　　port(clk,able,res,test:in std_logic;　　o1,o2,o3,o4,o5:out std_logic_vector(3 downto 0));&

59、lt;b>　　end;　　architecture two of first is　　signal q1,q2,q3,q4,q5:std_logic_vector(3 downto 0);　　begin　　p

60、rocess(able)　　begin　　if able'event and able='1' then 　　if q5<4 then q5<=q5+1; 位選信號，選擇相應(yīng)的位進(jìn)行初始<p&g

61、t;　　else q5<="0000"; 化，其中“0000”為空位。　　end if;　　end if;　　end process; 　　p

62、rocess(clk,res,test,q4)　　begin　　if res='0' then q1<="0000";q2<="0000";q3<="0000";q4<="0000"; --復(fù)位

63、鍵　　elsif test='0' then q1<="1000";q2<="1000";q3<="1000";q4<="1000"; --測試鍵　　elsif clk'event and clk='1' th

64、en 　　case q5 is　　when "0001"=> if q1<9 then q1<=q1+1;　　else q1<="0000"; 秒位加數(shù)　　end if;&

65、lt;/b>　　when "0010"=> if q2<5 then q2<=q2+1;　　else q2<="0000"; 十秒位加數(shù)　　end if;<p&

66、gt;　　when "0011"=> if q3<9 then q3<=q3+1;　　else q3<="0000"; 分位加數(shù)　　end if;　　when "0100"=&

67、gt; if q4<5 then q4<=q4+1;　　else q4<="0000"; 十分位加數(shù)　　end if;　　when others=>null;

68、;　　end case;　　end if;　　end process;　　o1<=q1;　　o2<=q2;

69、　　o3<=q3;　　o4<=q4;　　o5<=q5; --在VIEW模塊中選擇閃爍位　　end;

70、;　　————————————————————————————————————　　第四部分：JIANJISHU（數(shù)據(jù)按秒倒計(jì)時(shí)）　　library ieee;　　use ieee.std_logic_1164.all;　　use

71、ieee.std_logic_unsigned.all;　　entity jianjishu is　　port(clks,start,res,test:in std_logic;　　in1,in2,in3,in4:in std_logic_vector(3 downto 0);<p&

72、gt;　　light:out std_logic;　　out1,out2,out3,out4:out std_logic_vector(3 downto 0));　　end;　　architecture one of jianjishu is<p

73、>　　signal q1,q2,q3,q4:std_logic_vector(3 downto 0);　　begin　　process(start,clks,res,test,q4)　　variable a:std_logic_vector(1 downto 0);

74、　　begin　　if res='0' or test='0' then q1<="0000";q2<="0000";q3<="0000";q4<="0000";</p&

75、gt;　　--對信號都清零設(shè)置　　elsif q4=(in4-15) or start='0' then a:="00";light<='0'; 　　--當(dāng)q4=15或start=0時(shí)不進(jìn)行減計(jì)數(shù)，同時(shí)LED不亮　　elsif

76、start='1' then a:="11";light<='1';　　--當(dāng)start=1時(shí)LED點(diǎn)亮同時(shí)開始倒計(jì)時(shí)　　case a is　　when "11"=>if clks'e

77、vent and clks='1' then　　if (in1-q1)=0 then q1<=(in1-9);q2<=q2+1;　　else q1<=q1+1;　　end if;　　--q1開始為0，

78、當(dāng)q1=in1時(shí)，對q1賦值為（in1-9），為負(fù)數(shù),　　同時(shí)對q2進(jìn)行加1，那么（in2-q2）就可以視線減1，若不是那么q1<=q1+1,可以實(shí)現(xiàn)　?。╥n1-q1）從9開始的倒計(jì)數(shù)　　if (in2-q2)=0 and (in1-q1)=0 then 　　q3

79、<=q3+1;q2<=(in2-5);q1<=(in1-9);　　end if;　　--當(dāng)輸出out1=0和out2=0時(shí)進(jìn)位減1，同時(shí)out1=9，out2=5；　　if (in3-q3)=0 and (in2-q2)=0 and (in1-q1)=0 t

80、hen　　q4<=q4+1;q3<=(in3-9);q2<=(in2-5);q1<=(in1-9);　　end if;　　if (in4-q4)=0 and (in3-q3)=0 and (in2-q2)=0 and (in1-q1)=0 </p

81、>　　thenq4<=(in4-15);q3<=(in3-14);q2<=(in2-13);q1<=(in1-12);　　end if;　　--當(dāng)所有計(jì)數(shù)完畢（都為0）時(shí)，實(shí)現(xiàn)輸出FEDC；　　end i

82、f;　　when others=>null;　　end case;　　end if;　　end process;　　out1&l

83、t;=(in1-q1);　　out2<=(in2-q2);　　out3<=(in3-q3);　　out4<=(in4-q4);　　end;　　————————————————

84、————————————————————　　第五部分：CHOICE（數(shù)據(jù)選擇模塊）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<

85、p>　　entity choice is　　port(clk:std_logic;　　f1,f2,f3,f4:in std_logic_vector(3 downto 0);　　o1:out std_logic_vector(1 downto 0);　　o2:out

86、 std_logic_vector(3 downto 0));　　end;　　architecture one of choice is　　signal q:std_logic_vector(1 downto 0);

87、　　begin　　process(clk)　　begin　　if clk'event and clk='1' then q<=q+1;　　end if;</b&

88、gt;　　case q is　　when "00" => o2<=f1; 　　when "01" => o2<=f2;　　when "10" =&g

89、t; o2<=f3; 選擇輸出數(shù)據(jù)　　when "11" => o2<=f4; 　　when others=> null;　　end case;　　end process

90、;　　o1<=q; --位選信號　　end;　　————————————————————————————————————　　第六部分：VIEW（顯示模塊）<p&

91、gt;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity view is　　port(screen:in std_logic;

92、　　f1:in std_logic_vector(1 downto 0);　　f2,able:in std_logic_vector(3 downto 0);　　segout:out std_logic_vector(7 downto 0);　　selout:out std_logic_vec

93、tor(2 downto 0));　　end;　　architecture one of view is　　signal seg:std_logic_vector(6 downto 0);　　signal sel:std_logic

94、_vector(2 downto 0);　　begin　　selout<=sel;　　segout(6 downto 0)<=seg;　　sel<="000" when f1=0 else<

95、/p>　　"001" when f1=1 else　　"010" when f1=2 else 相應(yīng)的數(shù)據(jù)選擇對應(yīng)的位進(jìn)行輸出　　"011" when f1=3 else　　"000&quo

96、t;;　　segout(7)<='1' when f1=2 else '0'; --在第三個(gè)數(shù)碼管輸出小數(shù)點(diǎn)　　process(f2,able,sel)　　begin

97、;　　if (able="0001" and sel="000") or (able="0010" and sel="001") or 　　(able="0011" and sel="010") or (able="0100" and sel="0

98、11") then　　if screen='1' then seg<="0000000"; --無輸出　　else　　case f2 is　　when "0000&qu

99、ot; => seg<="0111111";　　when "0001" => seg<="0000110";　　when "0010" => seg<="1011011";　　w

100、hen "0011" => seg<="1001111";　　when "0100" => seg<="1100110";　　when "0101" => seg<="1101101";</p&

101、gt;　　when "0110" => seg<="1111101";　　when "0111" => seg<="0000111";　　when "1000" => seg<="1111

102、111";　　when "1001" => seg<="1101111";　　when "1010" => seg<="1110111";　　when "1011" => s

103、eg<="1111100";　　when "1100" => seg<="0111001";　　when "1101" => seg<="1011110";　　when "1

104、110" => seg<="1111001";　　when "1111" => seg<="1110001";　　when others=>null;　　end case; --有

105、輸出　　end if; --實(shí)現(xiàn)閃爍　　else　　case f2 is　　when "0000" => seg<="0111111";<

106、/p>　　when "0001" => seg<="0000110";　　when "0010" => seg<="1011011";　　when "0011" => seg<="1

107、001111";　　when "0100" => seg<="1100110";　　when "0101" => seg<="1101101";　　when "0110" =>

108、; seg<="1111101";　　when "0111" => seg<="0000111";　　when "1000" => seg<="1111111";　　when &quo

109、t;1001" => seg<="1101111";　　when "1010" => seg<="1110111";　　when "1011" => seg<="1111100";<

110、;p>　　when "1100" => seg<="0111001";　　when "1101" => seg<="1011110";　　when "1110" => seg<="1111001"

111、;;　　when "1111" => seg<="1110001";　　when others=>null;　　end case; --在沒選中的位正常輸出　　end if;

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