eda課程設(shè)計---微波爐定時控制器的設(shè)置

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文檔簡介

1、　　課程設(shè)計說明書　　課程：EDA技術(shù)基礎(chǔ)　　題目：微波爐定時控制器的設(shè)置　　學(xué)生姓名： 　　學(xué) 號： 　　班級:

2、 　　專業(yè)：物理學(xué)　　指導(dǎo)教師： 　　課程設(shè)計任務(wù)書　　課程名稱 EDA技術(shù)基礎(chǔ) <p

3、>　　題目微波爐定時控制器的設(shè)計 　　目錄　　1 設(shè)計題目與要求2　　2 硬件描述5　　3 軟件設(shè)計

4、思路... ..... .................................................................................................7　　3程序調(diào)試過程及問題分析10　　4課程設(shè)計中的感想及結(jié)論11　　參考

5、文獻(xiàn)13　　附件13　　1，硬件描述　　拿到題目后，我們仔細(xì)看了我們所需要用到的ALTERA公司的CYCLONE III系列的芯片EP3C16F484C6,FPGA開發(fā)板，這是開發(fā)板的全圖&

6、lt;p>　　從圖以及查資料得知這塊開發(fā)板包括以下硬件資源　　?Altera Cyclone® III 3C16 FPGA device　　??Altera Serial Configuration device – EPCS4　　??USB Blaster (on board) for prog

7、ramming and user API control; both JTAG and Active Serial　　(AS) programming modes are supported　　??8-Mbyte SDRAM　　??4-Mbyte Flash memory

8、　　??SD Card socket　　??3 pushbutton switches　　??10 toggle switches　　??10 green user LEDs　　??50-MHz oscillator for clock sources

9、　　??VGA DAC (4-bit resistor network) with VGA-out connector　　??RS-232 transceiver　　??PS/2 mouse/keyboard connector　　??Two 40-pin Expansion Headers

10、　　這里我們要用到的主要就是Cyclone® III 3C16芯片，以及green user LED，pushbutton switchs，toggle switchs等控制顯示部分的硬件資源。　　這是整個開發(fā)板的Block diagram　　我們用VHDL硬件描述語言寫好程序，然后燒錄進開發(fā)板，利用u

11、ser LED，pushbutton switchs等硬件資源來實現(xiàn)整個的微波爐定時控制器的設(shè)計。　　這是開發(fā)板的引腳圖：　　通過設(shè)置引腳，我們能控制開發(fā)板上的按鍵讓LED上顯示我們所需要的東西從而實現(xiàn)啟動復(fù)位等任務(wù)書里面的提到的基本要求。　　2，軟件設(shè)計思路</p&g

12、t;　　題目要求設(shè)計一個微波爐定時控制器，要求有啟動復(fù)位開關(guān)以及亨調(diào)時間的設(shè)置，火力設(shè)置高中低檔，七段碼測試，按下測試鍵后顯示四個8，啟動輸出和”火力”輸出；設(shè)定時間后，按啟動鍵開始烹調(diào)，同時顯示剩余時間，時間為0時，顯示烹調(diào)完成信息“End”，并輸出提示音;故障信號有效時，停止輸出，顯示信息“Err”，輸出間歇報警聲音。根據(jù)題目要求，經(jīng)過我們的討論，我們做了以下方案：用VHDL語言寫，設(shè)定時間采用兩個按鈕分別提

13、供一個移位信號和一個加信號（這與實際比較相符），管腳綁定簡單（特別是數(shù)碼管），這里采用的是動態(tài)掃描位選輸出數(shù)據(jù)，不需對四個數(shù)碼管都進行綁定。　　通過我們的討論，形成了一個初步的思路，如下圖所示：　　預(yù)設(shè)初值倒計時減計數(shù) 輸出數(shù)據(jù)　　然后增加復(fù)位端和測試端：</p&g

14、t;　　復(fù)位輸出數(shù)據(jù)　　預(yù)設(shè) 倒計時實現(xiàn)閃爍　　初值減計數(shù)　　測試　　在整個程序的設(shè)計思路上，我們將程序分成了5個單元模塊，以及一個綜合的

15、ZONGHE頂層模塊，這五個模塊分別為初始化模塊（FIRST）,分頻模塊（FENPIN）,減計數(shù)模塊（JIANJISHU）,顯示模塊（VIEW）,位選模塊（CHOICE）。　　經(jīng)過我們組的討論，決定將每個單元模塊分工到人，然后每個人負(fù)責(zé)一個模塊，我分到的模塊是減計數(shù)模塊。　　減計數(shù)（JIANJISHU）模塊的設(shè)計：

16、;　　JIANJISHU模塊的主要用于對FIRST模塊的數(shù)據(jù)進行選擇性的處理和輸出：　?。?）、當(dāng)JIANJISHU模塊中的res=0時，由于res作為輸入同樣也連接這FRIST模塊中的res，他們是由一個輸入共同控制的，所以此時輸出的就是“0000”；　　（2）、當(dāng)JIANJISHU模塊中的test=0時，同res一樣的道理，此時輸出為“8888”；&

17、lt;/p>　?。?）、當(dāng)q4=15（輸出為F）或start=0時，LED就不會亮了，表示工作完成或處于等待狀態(tài)，此時不對FIRST模塊中的數(shù)據(jù)進行任何處理就直接輸出；　　（4）、在以上條件都不滿足的情況下，若此時start=1，那么JIANJISHU模塊才開始了真正的工作狀態(tài)，即配合FENPIN模塊中時鐘outclk開始每秒減一的記時計數(shù)；&

18、lt;p>　　本程序中復(fù)位鍵res和test的詳細(xì)說明：　　這里的res和test和模塊FRIST中的res和test是用同一個控制端，而且JIANJISHU的res和test是必不可少的。因為每次進行計數(shù)完后由于是利用信號進行減計數(shù)，在記完一次數(shù)之后q1，q2，q3和q4都會保持最后一次的狀態(tài)，如果不及時清零的話，那么下一次的res，test以及加計數(shù)就是只能對前一級的輸入進行復(fù)位和測試

19、，輸出的將是前一級的各個位數(shù)減去q1，q2，q3和q4的值，所以在JIANJISHU模塊中進行清零是十分重要的。　　經(jīng)過上面的分析，大致程序如下：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_log

20、ic_unsigned.all;　　entity jianjishu is　　port(clks,start,res,test:in std_logic;　　in1,in2,in3,in4:in std_logic_vector(3 downto 0);　　light:o

21、ut std_logic;　　out1,out2,out3,out4:out std_logic_vector(3 downto 0));　　end;　　architecture one of jianjishu is　　signal

22、 q1,q2,q3,q4:std_logic_vector(3 downto 0);　　begin　　process(start,clks,res,test,q4)　　variable a:std_logic_vector(1 downto 0);

23、　　begin　　if res='0' or test='0' then 　　q1<="0000";q2<="0000";q3<="0000";q4<="0000&qu

24、ot;; --對信號都清零設(shè)置　　elsif q4=(in4-15) or start='0' then a:="00";light<='0'; 　　--當(dāng)q4=15或start=0時不進行減計數(shù)，同時LED不亮

25、　　elsif start='1' then a:="11";light<='1';　　--當(dāng)start=1時LED點亮同時開始倒計時　　case a is　　when &qu

26、ot;11"=>if clks'event and clks='1' then　　if (in1-q1)=0 then q1<=(in1-9);q2<=q2+1;　　else q1<=q1+1;　　end if;<

27、;/p>　　if (in2-q2)=0 and (in1-q1)=0 then 　　q3<=q3+1;q2<=(in2-5);q1<=(in1-9);　　end if; --當(dāng)輸出out1=0和out2=0時進位減1，同時out1=9，out2=5；　　if (i

28、n3-q3)=0 and (in2-q2)=0 and (in1-q1)=0 then　　q4<=q4+1;q3<=(in3-9);q2<=(in2-5);q1<=(in1-9);　　end if;　　if (in4-q4)=0 and (in3-q3

29、)=0 and (in2-q2)=0 and (in1-q1)=0 　　then q4<=(in4-15);q3<=(in3-14);q2<=(in2-13);q1<=(in1-12);　　end if; --當(dāng)所有計數(shù)完畢（都為0）時，實現(xiàn)輸出End；　　end if

30、;　　when others=>null;　　end case;　　end if;　　end process;　　out1<

31、;=(in1-q1);　　out2<=(in2-q2);　　out3<=(in3-q3);　　out4<=(in4-q4);　　end;　　波形圖仿真：&l

32、t;/b>　　輸入初值為“0015”　　當(dāng)start=1時開始配合clks的始終上升沿開始減計數(shù)　　在各位都記到0時，就數(shù)碼管就會顯示 “End”同時LED熄滅　　這就是上次提到的復(fù)位是清零了所有的中間信號，這樣輸出為FIRST中提供原始數(shù)據(jù)

33、　　至此，我負(fù)責(zé)的減計數(shù)模塊算是基本上寫出來了，從程序到仿真，到和組員的討論與FIRST模塊，F(xiàn)ENPIN模塊的溝通結(jié)合，都能很好的協(xié)調(diào)工作。　　3，程序調(diào)試過程及問題分析：　　在程序的調(diào)試過程中出現(xiàn)過各種問題，往往剛解決完一個問題，做仿真的時候又出現(xiàn)了另一個問題，并且在將程序?qū)戇M開發(fā)板中運行時，也出現(xiàn)了各種問題，比如顯示的數(shù)值莫名其妙

34、的不對，或者干脆是亂碼。　　在調(diào)試過程中有兩個最主要的問題：　　一是輸出值錯誤，經(jīng)過調(diào)試發(fā)現(xiàn)，產(chǎn)生這個問題的主要原因是沒有對q1，q2，q3，q4的數(shù)值進行及時的清零，導(dǎo)致上次計數(shù)后保存的數(shù)值又參與到下次的計數(shù)中，所以最后會導(dǎo)致輸出的錯誤。　　二是LED燈不能點亮，剛開始一直以為這個錯誤是因為引腳沒有配置好，導(dǎo)致

35、輸出信號沒有被輸送到LED上面去，經(jīng)過仔細(xì)的研究引腳配置圖發(fā)現(xiàn)引腳沒有設(shè)置錯，然后就鎖定在程序本身，經(jīng)過調(diào)試，發(fā)現(xiàn)是start值設(shè)置錯誤，只有當(dāng)start設(shè)置為1的時候LED才會被點亮。　　4，課程設(shè)計過程中的感想及結(jié)論：　　這兩個星期，我們基本上將精力都放在這次的課程設(shè)計上，從最開始的分析題目找資料，到后面的任務(wù)分工以及寫好自己的模塊，最后綜合調(diào)試，這

36、整個過程中我們了解了團隊開發(fā)合作的意義，加深了自己的動手設(shè)計能力，以及大概了解了整個FPGA開發(fā)項目的過程，雖然我們更多的是停留在課程設(shè)計的層面上，但多多少少對以后做開發(fā)有了一定的認(rèn)識。剛開始我們可能一直沒有進入狀態(tài)，可能是大家誰都對這個FPGA的開發(fā)不怎么了解，大家都是摸著石頭過河，然后走了很多彎路吃了很多苦，甚至最開始的三天，基本上任務(wù)都沒有進展，直到老師一直強調(diào)要將每組的任務(wù)分工分出來，要對每個小組成員所做的任務(wù)都細(xì)分下來，每個人

37、都要知道自己是做哪一塊的，然后我們開始試著在組內(nèi)進行分工，分工也不是一帆風(fēng)順，剛開始是按著任務(wù)要求書來分配任務(wù)，每個人負(fù)責(zé)一個任務(wù)，剛剛好，后來發(fā)現(xiàn)這樣分配，程序不好協(xié)調(diào)最后不好綜合調(diào)試，在老師的指導(dǎo)下以及我們對任務(wù)的做了詳細(xì)的分析后我們才將程序分成了五個模塊，分好模塊后，我們這才算是真正進入狀態(tài)，因為每個人都知道自己是要做什么的了，所以經(jīng)過幾天的討論以及自己的努力后，我們終于將所有的模塊都寫完了，然后就是程序的綜合調(diào)試，這花</

38、p>　　在整個的設(shè)計過程中現(xiàn)在回頭好好回想一下我覺得還是有很多不足的，做任何事情起步的時候就應(yīng)該有一個全局觀，但是剛開始由于我沒有考慮完全，在FIRST模塊種設(shè)計了有四個按鍵控制的初始化程序，之后發(fā)現(xiàn)這樣不僅程序非常的繁瑣，而且這種課設(shè)應(yīng)該和實際好好聯(lián)系一下，有誰家的微波爐就光是剛開始設(shè)定初值都有這么多按鈕，那么不僅難看而且比較耗資源，使用也不是最方便的，所以之后經(jīng)過分析后選擇了現(xiàn)在使用的由兩個按鈕就能事先數(shù)

39、據(jù)初始化的功能。因此在以后的設(shè)計工作中也要學(xué)會有大局觀。　　同是在編寫復(fù)位和測試兩個按鍵的功能是遇到了比較大的麻煩，總是輸出一些莫名其妙的數(shù)據(jù)，之后發(fā)現(xiàn)是由于在JIANJISHU模塊的中的中間信號沒有清零而導(dǎo)致的，這樣的一個遇到困難然后去解決這個問題的過程讓我對中間信號有了比較深刻的理解。　　當(dāng)今電子設(shè)計技術(shù)獲得了飛速的發(fā)展，而其核心已日趨轉(zhuǎn)向基于計算機

40、的電子設(shè)計自動化技術(shù)，即EDA技術(shù)，所以學(xué)好EDA對我們來說更加重要。這次課程設(shè)計給我們提供了一個學(xué)習(xí)和拓展的平臺。　　總的來說這次的課程設(shè)計真的收獲挺大的，不但讓我將課堂上的知識轉(zhuǎn)化為了實際所能做出來的東西，也大大加深了自己的動手設(shè)計能了，讓子有了設(shè)計東西的最基本所要具備的素質(zhì)，非常感謝學(xué)校能提供給我們這個課程設(shè)計的機會。感謝老師讓我明白了很多設(shè)計過程中應(yīng)該注意是事項，以及我們組的組員在設(shè)計過

41、程中給我提供的幫助，謝謝你們！　　參考文獻(xiàn)：　　[1] 楊恢先，黃輝先. 單片機原理及應(yīng)用[M] .人民郵電出版社,2006,19-23　　[2] 潘松，黃繼業(yè) EDA技術(shù)與VHDL（第三版）.清華大學(xué)出版社，2009，9-1<

42、b>　　附件　　附件1：微波爐定時控制器完整程序代碼　　第一部分：ZONGHE（頂層文件）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.s

43、td_logic_unsigned.all;　　entity zonghe is　　port(rest,clk1,clk2,move,startt,testt:in std_logic;　　lighto:out std_logic;　　sel:out std_logic_

44、vector(2 downto 0);　　seg:out std_logic_vector(7 downto 0));　　end;　　--分頻部分　　architecture three of t

45、op is　　component fenpin is　　port(clk:in std_logic; 　　outclk,screen:out std_logic);　　end component;&

46、lt;b>　　--初始化部分　　component first is　　port(clk,able,res,test:in std_logic; 　　o1,o2,o3,o4,o5:out std_logic_vector(3 downto 0)

47、);　　end component;　　--減計數(shù)部分　　component jianjishu is　　port(clks,start,res,test:in std_logic;　　in1

48、,in2,in3,in4:in std_logic_vector(3 downto 0); 　　light:out std_logic;　　out1,out2,out3,out4:out std_logic_vector(3 downto 0));　　end component;</p&g

49、t;　　--位選部分　　component choice is　　port(clk:std_logic;　　f1,f2,f3,f4:in std_logic_vector(3 downto 0);　　o1:out

50、 std_logic_vector(1 downto 0); 　　o2:out std_logic_vector(3 downto 0));　　end component;　　--顯示輸出部分　　compone

51、nt view is　　port(screen:in std_logic;　　f1:in std_logic_vector(1 downto 0);　　f2,able:in std_logic_vector(3 downto 0); 　　segout:ou

52、t std_logic_vector(7 downto 0);　　selout:out std_logic_vector(2 downto 0));　　end component;　　signal b,c,d,e,f,g,h,i,j:std_logic_vector(3 downto 0);

53、　　signal a,k:std_logic;　　signal q:std_logic_vector(1 downto 0);　　signal p:std_logic_vector(3 downto 0);　　begin<p&

54、gt;　　u1: fenpin port map (clk=>clk1,outclk=>a,screen=>k);　　u2: first port map (clk=>clk2,res=>rest,test=>testt,able=>move,　　o1=>b,o2=>c,o3=>d,o4=&g

55、t;e,o5=>j);　　u3:jianjishu port map (clks=>a,start=>startt,res=>rest,test=>testt,in1=>b,in2=>c,　　in3=>d,in4=>e,light=>lighto,out1=>f,out2=>g,ou

56、t3=>h,out4=>i);　　u4:choice port map (clk=>clk1,f1=>f,f2=>g,f3=>h,f4=>i,o1=>q,o2=>p);　　u5:view port map (able=>j,screen=>k,f1=>q,f2=>p,s

57、egout=>seg,selout=>sel);　　end;　　第二部分：FENPIN（時鐘分頻）　　library ieee;　　use ieee.std_logic_1164.all;<p

58、>　　use ieee.std_logic_unsigned.all;　　entity fenpin is　　port(clk:in std_logic;　　outclk,screen:out std_logic);　　end;

59、　　architecture first of fenpin is　　signal Q1,Q2:std_logic;　　begin　　one:process(clk)　　variable co

60、unt1:integer range 0 to 1002;　　begin　　Q1<='0';　　if count1>1000 then Q1<='1';count1:=0;</p&g

61、t;　　elsif clk'event and clk='1' then count1:=count1+1; 　　end if;　　end process; -- 分出1秒信號

62、　　two:process(clk)　　variable count2:integer range 0 to 500;　　begin　　if clk'event and clk='1' then <p

63、>　　if count2<250 then Q2<='1';count2:=count2+1;　　else Q2<='0';count2:=count2+1; 　　end if;<b&

64、gt;　　end if;　　if count2>499 then count2:=0;　　end if;　　end process; -- 閃爍信號<

65、;p>　　outclk<=Q1;　　screen<=Q2;　　end; 　　第三部分：FIRST（數(shù)據(jù)初始化）　　library ieee;　　use ieee.std_

66、logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity first is　　port(clk,able,res,test:in std_logic;　　o1,o2,o3,o4,o5:out std_logic_v

67、ector(3 downto 0));　　end;　　architecture two of first is　　signal q1,q2,q3,q4,q5:std_logic_vector(3 downto 0);

68、　　begin　　process(able)　　begin　　if able'event and able='1' then 　　if q5<4 then q5<=q5+1;

69、 　　else q5<="0000"; 　　end if;　　end if;　　end process; --位選信號，選

70、擇相應(yīng)的位進行初始化，其中“0000”為空位。　　process(clk,res,test,q4)　　begin　　if res='0' then q1<="0000";q2<="0000";q3<=&

71、quot;0000";q4<="0000"; --復(fù)位鍵　　elsif test='0' then q1<="1000";q2<="1000";q3<="1000";q4<="1000"; --測試鍵<p&

72、gt;　　elsif clk'event and clk='1' then 　　case q5 is　　when "0001"=> if q1<9 then q1<=q1+1;　　else q1<="0000";

73、 　　end if; -- 秒位加數(shù)　　when "0010"=> if q2<5 then q2<=q2+1;　　else q2<="0000"; 　　end

74、if; -- 十秒位加數(shù)　　when "0011"=> if q3<9 then q3<=q3+1;　　else q3<="0000"; 　　end if; -- 分位加數(shù)&l

75、t;/p>　　when "0100"=> if q4<5 then q4<=q4+1;　　else q4<="0000"; 　　end if; -- 十分位加數(shù)　　when o

76、thers=>null;　　end case;　　end if;　　end process;　　o1<=q1;<p&

77、gt;　　o2<=q2;　　o3<=q3;　　o4<=q4;　　o5<=q5; --在VIEW模塊中選擇閃爍位&

78、lt;/p>　　end;　　————————————————————————————————————　　第四部分：JIANJISHU（數(shù)據(jù)按秒倒計時）　　library ieee;　　use ieee.st

79、d_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity jianjishu is　　port(clks,start,res,test:in std_logic;　　in1,in2,in3,in4:in std

80、_logic_vector(3 downto 0);　　light:out std_logic;　　out1,out2,out3,out4:out std_logic_vector(3 downto 0));　　end;　　archi

81、tecture one of jianjishu is　　signal q1,q2,q3,q4:std_logic_vector(3 downto 0);　　begin　　process(start,clks,res,test,q4)<p&g

82、t;　　variable a:std_logic_vector(1 downto 0);　　begin　　if res='0' or test='0' then q1<="0000";q2<="0000";q3<=&quo

83、t;0000";q4<="0000";　　--對信號都清零設(shè)置　　elsif q4=(in4-15) or start='0' then a:="00";light<='0'; 　　--當(dāng)q4=15或start=0

84、時不進行減計數(shù)，同時LED不亮　　elsif start='1' then a:="11";light<='1';　　--當(dāng)start=1時LED點亮同時開始倒計時　　case a is<

85、p>　　when "11"=>if clks'event and clks='1' then　　if (in1-q1)=0 then q1<=(in1-9);q2<=q2+1;　　else q1<=q1+1;　　end i

86、f;　　--q1開始為0，當(dāng)q1=in1時，對q1賦值為（in1-9），為負(fù)數(shù),　　同時對q2進行加1，那么（in2-q2）就可以視線減1，若不是那么q1<=q1+1,可以實現(xiàn)　　（in1-q1）從9開始的倒計數(shù)　　if (in2-q2)=0 a

87、nd (in1-q1)=0 then 　　q3<=q3+1;q2<=(in2-5);q1<=(in1-9);　　end if;　　--當(dāng)輸出out1=0和out2=0時進位減1，同時out1=9，out2=5；　　i

88、f (in3-q3)=0 and (in2-q2)=0 and (in1-q1)=0 then　　q4<=q4+1;q3<=(in3-9);q2<=(in2-5);q1<=(in1-9);　　end if;　　if (in4-q4)=0 and (in

89、3-q3)=0 and (in2-q2)=0 and (in1-q1)=0 　　thenq4<=(in4-15);q3<=(in3-14);q2<=(in2-13);q1<=(in1-12);　　end if;--當(dāng)所有計數(shù)完畢（都為0）時，實現(xiàn)輸出End；　　end

90、if;　　when others=>null;　　end case;　　end if;　　end process;　　out1&

91、lt;=(in1-q1);　　out2<=(in2-q2);　　out3<=(in3-q3);　　out4<=(in4-q4);　　end;　　———————————————

92、—————————————————————　　第五部分：CHOICE（數(shù)據(jù)選擇模塊）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<

93、;p>　　entity choice is　　port(clk:std_logic;　　f1,f2,f3,f4:in std_logic_vector(3 downto 0);　　o1:out std_logic_vector(1 downto 0);　　o2:ou

94、t std_logic_vector(3 downto 0));　　end;　　architecture one of choice is　　signal q:std_logic_vector(1 downto 0);

95、;　　begin　　process(clk)　　begin　　if clk'event and clk='1' then q<=q+1;　　end if;</b

96、>　　case q is　　when "00" => o2<=f1; 　　when "01" => o2<=f2;　　when "10" =&

97、gt; o2<=f3; 　　when "11" => o2<=f4; 　　when others=> null; --選擇輸出數(shù)據(jù)　　end case;　　end

98、 process;　　o1<=q; --位選信號　　end;　　————————————————————————————————————　　第六部分：VIEW（顯示模塊）

99、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity view is　　port(screen:in std_logic;<

100、;/p>　　f1:in std_logic_vector(1 downto 0);　　f2,able:in std_logic_vector(3 downto 0);　　segout:out std_logic_vector(7 downto 0);　　selout:out std_l

101、ogic_vector(2 downto 0));　　end;　　architecture one of view is　　signal seg:std_logic_vector(6 downto 0);　　signal sel:s

102、td_logic_vector(2 downto 0);　　begin　　selout<=sel;　　segout(6 downto 0)<=seg;　　sel<="000" when f1=0

103、else　　"001" when f1=1 else　　"010" when f1=2 else 　　"011" when f1=3 else　　"000";

104、 --相應(yīng)的數(shù)據(jù)選擇對應(yīng)的位進行輸出　　segout(7)<='1' when f1=2 else '0'; --在第三個數(shù)碼管輸出小數(shù)點　　process(f2,able,sel)　　begin</p&

105、gt;　　if (able="0001" and sel="000") or (able="0010" and sel="001") or 　　(able="0011" and sel="010") or (able="0100" an

106、d sel="011") then　　if screen='1' then seg<="0000000"; --無輸出　　else　　case f2 is　　when

107、"0000" => seg<="0111111";　　when "0001" => seg<="0000110";　　when "0010" => seg<="1011011";

108、　　when "0011" => seg<="1001111";　　when "0100" => seg<="1100110";　　when "0101" => seg<="1101101&

109、quot;;　　when "0110" => seg<="1111101";　　when "0111" => seg<="0000111";　　when "1000" => seg&l

110、t;="1111111";　　when "1001" => seg<="1101111";　　when "1010" => seg<="1110111";　　when "1011&

111、quot; => seg<="1111100";　　when "1100" => seg<="0111001";　　when "1101" => seg<="1011110";

112、　when "1110" => seg<="1111001";　　when "1111" => seg<="1110001";　　when others=>null;　　end case;

113、 --有輸出　　end if; --實現(xiàn)閃爍　　else　　case f2 is　　when "0000" => seg<="01111

114、11";　　when "0001" => seg<="0000110";　　when "0010" => seg<="1011011";　　when "0011" => se

115、g<="1001111";　　when "0100" => seg<="1100110";　　when "0101" => seg<="1101101";　　when "01

116、10" => seg<="1111101";　　when "0111" => seg<="0000111";　　when "1000" => seg<="1111111";<p&g

117、t;　　when "1001" => seg<="1101111";　　when "1010" => seg<="1110111";　　when "1011" => seg<="1111100";&l

118、t;/p>　　when "1100" => seg<="1111001";　　when "1101" => seg<="0110111";　　when "1110" => seg<="

119、;0111111";　　when "1111" => seg<="1011110";　　when others=>null;　　end case; --在沒選中的位正常輸出　　end

120、 if;　　end process;　　end;　　附件2：tcl引腳文件　　#Setup.tcl

121、 　　# Setup pin setting for EP1C12 main board 　　set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STATED"

122、;　　set_global_assignment -name ENABLE_INIT_DONE_OUTPUT OFF 　　set_location_assignment PIN_G21 -to clk　　set_location_assignment PIN_H5 -to sw1

123、 　　set_location_assignment PIN_H6 -to sw2 　　set_location_assignment PIN_G4 -to sw3

124、;　　set_location_assignment PIN_G5 -to sw4　　set_location_assignment PIN_H2 -to button0 　　set_location_assignment PIN_G3 -to button1

125、 　　set_location_assignment PIN_F1 -to button2　　set_location_assignment PIN_J1 -to led0 　　set_location_as

126、signment PIN_J2 -to led1 　　set_location_assignment PIN_C1 -to led6[0]　　set_location_assignment PIN_C2 -to led6[1]

127、;　　set_location_assignment PIN_B2 -to led6[2] 　　set_location_assignment PIN_B1 -to led9　　set_location_assignment PIN_E11 -to h0\[0\]

128、 　　set_location_assignment PIN_F11 -to h0\[1\] 　　set_location_assignment PIN_H12 -to h0\[2\]

129、set_location_assignment PIN_H13 -to h0\[3\] 　　set_location_assignment PIN_G12 -to h0\[4\] 　　set_location_assignment PIN_F12 -to h0

130、\[5\] 　　set_location_assignment PIN_F13 -to h0\[6\] 　　set_location_assignment PIN_D13 -to h0\[7\] 　　set_location_

131、assignment PIN_A13 -to h1\[0\] 　　set_location_assignment PIN_B13 -to h1\[1\] 　　set_location_assignment PIN_C13 -to h1\[2\]

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