2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題(含答案詳解+作文范文)_第1頁(yè)
已閱讀1頁(yè),還剩21頁(yè)未讀, 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1、<p><b>  目錄</b></p><p><b>  第1章 概述2</b></p><p>  第2章 設(shè)計(jì)要求2</p><p>  第3章 總體框圖3</p><p>  第4章 功能模塊5</p><p>  4.1 輸入模塊5</

2、p><p>  4.2 控制模塊8</p><p>  4.3 顯示模塊16</p><p>  第5章 總體設(shè)計(jì)電路圖18</p><p>  第6章 設(shè)計(jì)心得體會(huì)21</p><p><b>  參考文獻(xiàn)23</b></p><p><b>  第1

3、章 概述</b></p><p>  電子密碼鎖在生活中十分常見,在這我將設(shè)計(jì)一個(gè)具有較低成本的電子密碼鎖,本文講述了我整個(gè)設(shè)計(jì)過程及收獲。講述了電子密碼鎖的的工作原理以及各個(gè)模塊的功能,并講述了所有部分的設(shè)計(jì)思路,對(duì)各部分電路方案的選擇、元器件的篩選、以及對(duì)它們的調(diào)試、對(duì)波形圖的分析,到最后的總體圖的分析。</p><p><b>  第2章 設(shè)計(jì)要求</b&

4、gt;</p><p>  本設(shè)計(jì)名稱為電子密碼鎖,用四個(gè)模塊,分別為輸入模塊、控制模塊、掃描器模塊、顯示模塊,來控制密碼的輸入、驗(yàn)證與顯示。</p><p>  設(shè)計(jì)所要實(shí)現(xiàn)的功能為:</p><p>  1 數(shù)碼輸入:手動(dòng)用3個(gè)撥碼開關(guān)與3個(gè)按鍵設(shè)計(jì)三位密碼的輸入,并在顯示器顯示出該數(shù)值。</p><p>  2 數(shù)碼驗(yàn)證:開鎖時(shí)輸入密碼

5、后,撥動(dòng) RT鍵使其為高電平,而CHANGE為低電平檢測(cè),密碼正確時(shí)開鎖,輸出LOCKOPEN燈滅,LOCKCLOSE燈亮,表示開鎖成功。</p><p>  3 錯(cuò)誤顯示:當(dāng)密碼輸入錯(cuò)誤時(shí),LOCKOPEN燈亮,LOCKCLOSE燈滅,表示開鎖失敗。</p><p>  4 更改密碼:當(dāng)改變密碼時(shí),按下CHANGE鍵使其為高電平,而RT為低電平時(shí),可改變密碼。</p>&l

6、t;p>  5 密碼清除:按下REST可清除前面的輸入值,清除為“888”。</p><p><b>  第3章 總體框圖</b></p><p><b>  1)設(shè)計(jì)方案:</b></p><p>  電子密碼鎖,主要由三部分組成:密碼輸入電路、密碼鎖控制電路和密碼鎖顯示電路。</p><p&g

7、t;  作為電子密碼鎖的輸入電路,可選用的方案有撥碼與按鍵來控制輸入和觸摸式鍵盤輸入等多種。撥碼與按鍵和觸摸式4*4鍵盤相比簡(jiǎn)單方便而且成本低,構(gòu)成的電路簡(jiǎn)單,本設(shè)計(jì)中采用撥碼與按鍵來作為該設(shè)計(jì)的輸入設(shè)備。</p><p>  數(shù)字電子密碼鎖的顯示信息電路可采用LED數(shù)碼顯示管和液晶屏顯示兩種。液晶顯示具有高速顯示、可靠性高、易于擴(kuò)展和升級(jí)的特點(diǎn),但是普通的液晶存在亮度低、對(duì)復(fù)雜環(huán)境適應(yīng)能力差的特點(diǎn),但是在本設(shè)計(jì)

8、中任然使用LED數(shù)碼管。</p><p>  根據(jù)以上選定的輸入設(shè)備與與顯示器件,并考慮到現(xiàn)實(shí)各項(xiàng)密碼鎖功能的具體要求,與系統(tǒng)的設(shè)計(jì)要求,系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案。整個(gè)密碼鎖系統(tǒng)的總體總體框圖如圖1.1所示。</p><p>  圖3.1電子密碼鎖系統(tǒng)總體框圖</p><p><b>  第4章 功能模塊</b></p>&

9、lt;p><b>  4.1 輸入模塊</b></p><p><b>  1)功能介紹</b></p><p>  輸入時(shí)有三個(gè)撥碼鍵控制輸入,每個(gè)撥碼各控制一位密碼,對(duì)于其中一個(gè)撥碼鍵每撥一次碼按一次按鍵,表示輸入一位,當(dāng)輸入四位時(shí)輸出一位數(shù),用“888”作為初始密碼。</p><p>  2)輸入模塊與仿真圖

10、形</p><p>  單脈沖控制如圖5.1如下圖</p><p><b>  圖5.1</b></p><p>  上圖為單脈沖控制輸入,當(dāng)M給一上升沿信號(hào)將在PUL輸出一位與之對(duì)應(yīng)的高或低電平。</p><p>  四位串行輸入并行輸出寄存器如下圖5.2</p><p><b>  

11、圖5.2</b></p><p>  上圖為4為串行輸入并行輸出寄存器,它由4個(gè)D觸發(fā)組成,當(dāng)reset為高電平時(shí),每給一脈沖輸入數(shù)據(jù)將向右移一位二值代碼,它能同時(shí)復(fù)位</p><p><b>  3)程序的輸入</b></p><p>  在文本區(qū)內(nèi)輸入程序,程序如下: </p><p><b>

12、  單脈沖信號(hào)控制</b></p><p><b>  puls.vhd</b></p><p>  LIBRARY IEEE;</p><p>  USE IEEE.STD_LOGIC_1164.ALL;</p><p>  ENTITY puls IS</p><p>  PORT

13、 (PUL,M:IN STD_LOGIC;</p><p>  Q:OUT STD_LOGIC);</p><p><b>  END puls;</b></p><p>  ARCHITECTURE BEHAVE OF puls IS</p><p>  SIGNAL TEMP:STD_LOGIC;</p>

14、<p><b>  BEGIN</b></p><p>  PROCESS(M)</p><p><b>  BEGIN</b></p><p>  IF M'EVENT AND M='1' THEN</p><p>  IF PUL='1' T

15、HEN </p><p>  TEMP<='1';</p><p>  ELSE TEMP<='0';</p><p><b>  END IF;</b></p><p><b>  END IF;</b></p><p>  EN

16、D PROCESS;</p><p><b>  Q<=TEMP;</b></p><p>  END BEHAVE;</p><p>  4位串行輸入并行輸出寄存器</p><p>  shifter.vhd</p><p>  LIBRARY IEEE;</p><p

17、>  USE IEEE.STD_LOGIC_1164.ALL;</p><p>  ENTITY shifter IS</p><p><b>  PORT</b></p><p>  (din:INSTD_LOGIC;</p><p>  reset,CLK: INSTD_LOGIC;</p>

18、<p>  qout: buffer STD_LOGIC_VECTOR(0 TO 3)</p><p><b>  );</b></p><p>  END shifter;</p><p>  ARCHITECTURE act OF shifter IS</p><p><b>  BEGIN

19、</b></p><p>  PROCESS(CLK)</p><p>  VARIABLE q:STD_LOGIC_VECTOR(0 TO 3);</p><p><b>  BEGIN</b></p><p>  IF reset='0' THEN </p><p>

20、;  q:=(others=>'0');</p><p><b>  ELSE</b></p><p>  if clk'event and clk='1' then</p><p>  q(3):=q(2);</p><p>  q(2):=q(1);</p>

21、<p>  q(1):=q(0);</p><p>  q(0):=din;</p><p><b>  END IF;</b></p><p><b>  END IF;</b></p><p><b>  qout<=q;</b></p>&

22、lt;p>  END PROCESS;</p><p>  END architecture act;</p><p><b>  4.2 控制模塊</b></p><p><b>  1)功能介紹</b></p><p>  開鎖時(shí)輸入密碼后,撥動(dòng) RT鍵使其為高電平,而CHANGE為低

23、電平檢測(cè),密碼正確時(shí)開鎖,輸出LOCKOPEN燈滅,LOCKCLOSE燈亮,表示開鎖成功。當(dāng)密碼輸入錯(cuò)誤時(shí),LOCKOPEN燈亮,LOCKCLOSE燈滅,表示開鎖失敗。當(dāng)改變密碼時(shí),按下CHANGE鍵使其為高電平,而RT為低電平時(shí),可改變密碼。按下REST可清除前面的輸入值,清除為“888”。</p><p>  2)控制模塊與仿真圖形</p><p>  輸入譯碼器圖5.3,如下圖<

24、;/p><p><b>  圖5.3</b></p><p>  上圖為譯碼器將4位二值代碼轉(zhuǎn)化成BCD碼從“0000”~“1001”表示</p><p><b>  0~9。</b></p><p>  表5-1輸入譯碼的真值表</p><p>  輸入

25、 輸出</p><p>  D C B A Y1 Y2 Y3 Y4 字形</p><p>  0 0 0 0 0 0 0 0 0</p><p>  0

26、 0 0 1 0 0 0 1 1</p><p>  0 0 1 0 0 0 1 0 2</p><p>  0 0 1 1 0 0 1 1

27、 3</p><p>  0 1 0 0 0 1 0 0 4</p><p>  0 1 0 1 0 1 0 1 5 </p><p>  0 1

28、 1 0 0 1 1 0 6</p><p>  0 1 1 1 0 1 1 1 7 </p><p>  1 0 0 0 1 0 0 0

29、 8 </p><p>  1 0 0 1 1 0 0 1 9</p><p><b>  表5-1</b></p><p>  總功能控制模塊圖5.4,如下圖</p><p><b>  圖5.4</b

30、></p><p>  當(dāng)CHANGE為高電平且rt為低電平時(shí)開始輸入密碼這時(shí)lockopen為高電平,而lockclose為低電平,當(dāng)rt為高電平,change為低電平時(shí)開始檢測(cè)密碼,如上圖開始密碼為“108”當(dāng)再次出現(xiàn)“108”時(shí)lockopen為高電平,而lockclose為低電平,當(dāng)密碼錯(cuò)誤時(shí)lockopen為低電平,而lockclose為高電平。</p><p>  4選1

31、選擇器與掃描器圖5.5,如下圖</p><p><b>  圖5.5</b></p><p>  如上圖多路選擇器可以從多組數(shù)據(jù)來源中選取一組送入目的地,在本設(shè)計(jì)中利用多路選擇器做掃描電路來分別驅(qū)動(dòng)輸出裝置,可以將低成本消耗,如上圖當(dāng)輸入“819”時(shí),在時(shí)鐘地控制下qout將輸出“819”,而與之對(duì)應(yīng)的sel掃描對(duì)應(yīng)的數(shù)碼管。</p><p>

32、  在文本區(qū)內(nèi)輸入程序,程序如下:</p><p><b>  輸入譯碼器</b></p><p>  KEY.vhd </p><p>  LIBRARY IEEE;</p><p>  USE IEEE.STD_LOGIC_1164.ALL; </p><p>  

33、ENTITY KEY IS</p><p>  PORT(clk:IN STD_LOGIC;</p><p>  data:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  q1:OUT STD_LOGIC_VECT

34、OR(3 DOWNTO 0));</p><p>  END ENTITY KEY;</p><p>  ARCHITECTURE ART OF KEY IS</p><p><b>  BEGIN</b></p><p>  PROCESS(clk,data)IS</p><p><b&g

35、t;  BEGIN</b></p><p>  IF clk'EVENT AND clk='1' THEN</p><p>  CASE data IS</p><p>  WHEN "0000"=>q<="0000";q1<="0000";</p

36、><p>  WHEN "0001"=>q<="0001";q1<="0001";</p><p>  WHEN "0010"=>q<="0010";q1<="0010";</p><p>  WHEN "

37、0011"=>q<="0011";q1<="0011";</p><p>  WHEN "0100"=>q<="0100";q1<="0100";</p><p>  WHEN "0101"=>q<="0

38、101";q1<="0101";</p><p>  WHEN "0110"=>q<="0110";q1<="0110";</p><p>  WHEN "0111"=>q<="0111";q1<="0111&

39、quot;;</p><p>  WHEN "1000"=>q<="1000";q1<="1000";</p><p>  WHEN "1001"=>q<="1001";q1<="1001";</p><p> 

40、 WHEN OTHERS=>q<="0000";q1<="0000";</p><p><b>  END CASE;</b></p><p><b>  END IF;</b></p><p>  END PROCESS;</p><p>

41、  END ARCHITECTURE ART;</p><p><b>  總功能控制模塊</b></p><p>  Eleclock.vhd</p><p>  LIBRARY IEEE;</p><p>  USE IEEE.STD_LOGIC_1164.ALL;</p><p>  ENT

42、ITY Eleclock IS</p><p>  PORT(NB:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  NS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  NG:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>

43、  CLK:IN STD_LOGIC;</p><p>  CHANGE,RT: IN STD_LOGIC;</p><p>  DB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  DS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  DG:OUT STD_LO

44、GIC_VECTOR(3 DOWNTO 0);</p><p>  LOCKOPEN,LOCKCLOSE:OUT STD_LOGIC);</p><p>  END ENTITY Eleclock;</p><p>  ARCHITECTURE ART OF Eleclock IS</p><p>  COMPONENT Key IS<

45、;/p><p>  PORT(CLK:IN STD_LOGIC;</p><p>  DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  Q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)&l

46、t;/p><p><b>  );</b></p><p>  END COMPONENT Key;</p><p>  SIGNAL ENABLE,C0,C1,S,ENABLE1:STD_LOGIC;</p><p>  SIGNAL TB,TS,TG,D_B,D_S,D_G:STD_LOGIC_VECTOR(3 DOWN

47、TO 0);</p><p><b>  BEGIN</b></p><p>  ENABLE<=CHANGE AND(NOT RT);</p><p>  ENABLE1<=RT AND(NOT CHANGE);</p><p>  U0:KEY PORT MAP(CLK=>CLK,DATA=>

48、NB,Q=>DB,Q1=>D_B);</p><p>  U1:KEY PORT MAP(CLK=>CLK,DATA=>NS,Q=>DS,Q1=>D_S);</p><p>  U2:KEY PORT MAP(CLK=>CLK,DATA=>NG,Q=>DG,Q1=>D_G);</p><p>  PROCE

49、SS(CLK,D_B,D_S,D_G) IS</p><p><b>  BEGIN</b></p><p>  IF CLK'EVENT AND CLK='1' THEN</p><p>  IF ENABLE='1' THEN</p><p><b>  TB<

50、;=D_B;</b></p><p><b>  TS<=D_S;</b></p><p><b>  TG<=D_G;</b></p><p><b>  END IF;</b></p><p>  IF ENABLE1='1' THE

51、N</p><p>  IF ( TB<=D_B AND TS<=D_S AND TG<=D_G) THEN</p><p>  LOCKOPEN<='1';</p><p>  LOCKCLOSE<='0';</p><p><b>  ELSE</b>&l

52、t;/p><p>  LOCKOPEN<='0';</p><p>  LOCKCLOSE<='1';</p><p><b>  END IF;</b></p><p><b>  END IF;</b></p><p><b&

53、gt;  END IF;</b></p><p>  END PROCESS;</p><p>  END ARCHITECTURE ART;</p><p>  4選1選擇器與掃描器</p><p><b>  sel.vhd</b></p><p>  LIBRARY IEEE;&

54、lt;/p><p>  USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>  USE IEEE.STD_LOGIC_1164.ALL;</p><p>  USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>  ENTITY sel IS</p><p>  PORT

55、(QIN1,QIN2,QIN3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  CLK,RST:IN STD_LOGIC;</p><p>  QOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>  sel:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p

56、><p><b>  END sel;</b></p><p>  ARCHITECTURE ART OF sel IS</p><p><b>  BEGIN</b></p><p>  PROCESS(CLK,RST)</p><p>  VARIABLE CNT:INTEG

57、ER RANGE 0 TO 2;</p><p><b>  BEGIN</b></p><p>  IF (RST='0') THEN</p><p><b>  CNT:=0;</b></p><p>  sel <="00000000";</p&

58、gt;<p>  QOUT<="0000";</p><p>  ELSIF CLK'EVENT AND CLK='1' THEN</p><p>  IF CNT=2 THEN</p><p><b>  CNT:=0;</b></p><p><b

59、>  ELSE</b></p><p>  CNT:=CNT+1;</p><p><b>  END IF;</b></p><p>  CASE CNT IS</p><p>  WHEN 0=>QOUT<=QIN1;</p><p>  sel <=&qu

60、ot;11111110";</p><p>  WHEN 1=>QOUT<=QIN2;</p><p>  sel<="11111101";</p><p>  WHEN 2=>QOUT<=QIN3;</p><p>  sel<="11111011";&l

61、t;/p><p>  WHEN OTHERS=>QOUT<="0000";</p><p>  sel<="11111111";</p><p><b>  END CASE;</b></p><p><b>  END IF;</b></

62、p><p>  END PROCESS;</p><p>  END ARCHITECTURE ART;</p><p><b>  4.3 顯示模塊</b></p><p><b>  1)功能介紹</b></p><p>  將密碼用BCD七段數(shù)碼管顯示</p>

63、<p>  2)顯示模塊與仿真波形圖5.6,如下圖</p><p><b>  圖5.6</b></p><p>  上圖將BCD碼轉(zhuǎn)化到七段譯碼電路上</p><p>  表5-2 BCD-七段數(shù)碼管的真值表</p><p>  輸入 輸出

64、</p><p>  D C B A Y1 Y2 Y3 Y4 Y5 Y6 Y7 字形</p><p>  0 0 0 0 1 1 1 1 1 1 0 0</p><p>  0 0 0 1

65、 0 1 1 0 0 0 0 1</p><p>  0 0 1 0 1 1 0 1 1 0 1 2</p><p>  0 0 1 1 0 1 1 1 0 0 1 3

66、</p><p>  0 1 0 0 0 1 1 0 0 1 1 4</p><p>  0 1 0 1 1 0 1 1 0 1 1 5</p><p>  0 1 1 0

67、 1 0 1 1 1 1 1 6</p><p>  0 1 1 1 1 1 1 0 0 0 0 7</p><p>  1 0 0 0 1 1 1 1 1 1 1 8

68、</p><p>  1 0 0 1 1 1 1 0 0 1 1 9</p><p><b>  表5-2</b></p><p>  在文本區(qū)內(nèi)輸入程序,程序如下:</p><p><b>  Seg7.vhd</b&g

69、t;</p><p>  LIBRARY IEEE;</p><p>  USE IEEE.STD_LOGIC_1164.ALL;</p><p>  USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>  ENTITY Seg7 IS</p><p>  PORT(num:IN STD_

70、LOGIC_VECTOR(3 DOWNTO 0);</p><p>  led:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));</p><p><b>  END Seg7;</b></p><p>  ARCHITECTURE ACT OF Seg7 IS</p><p><b>  B

71、EGIN</b></p><p>  LED<="1111110"WHEN num="0000"ELSE</p><p>  "0110000"WHEN num ="0001"ELSE</p><p>  "1101101"WHEN num =&qu

72、ot;0010"ELSE</p><p>  "1111001"WHEN num ="0011"ELSE</p><p>  "0110011"WHEN num ="0100"ELSE</p><p>  "1011011"WHEN num ="0

73、101"ELSE</p><p>  "1011111"WHEN num ="0110"ELSE</p><p>  "1110000"WHEN num ="0111"ELSE</p><p>  "1111111"WHEN num ="1000&

74、quot;ELSE</p><p>  "1111011"WHEN num ="1001"ELSE</p><p>  "1110111"WHEN num ="1010"ELSE</p><p>  "0011111"WHEN num ="1011"

75、;ELSE</p><p>  "1001110"WHEN num ="1100"ELSE</p><p>  "0111101"WHEN num ="1101"ELSE</p><p>  "1001111"WHEN num ="1110"ELS

76、E</p><p>  "1000111"WHEN num ="1111";</p><p><b>  END ACT;</b></p><p>  第5章 總體設(shè)計(jì)電路圖</p><p><b>  1)功能介紹</b></p><p&

77、gt;  將各個(gè)模塊連接在一起實(shí)現(xiàn)。</p><p><b>  2)頂層文件如下:</b></p><p><b>  3)波形仿真如下:</b></p><p><b>  圖6﹒1</b></p><p>  當(dāng)change為高電平,rt為低電平時(shí),輸入“952”驗(yàn)證,當(dāng)

78、再次輸入“952”時(shí)鎖打開,設(shè)計(jì)正確。</p><p>  第6章 設(shè)計(jì)心得體會(huì)</p><p>  通過這次設(shè)計(jì),使我對(duì)EDA產(chǎn)生了濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí),心里特別的開心。在編寫蜂鳴器模塊時(shí),我遇到了很大的困難,一直被定時(shí)問題所困擾,解決了這個(gè)問題時(shí),我特別的高興。寫控制文件的程序時(shí),也遇到了不少問題,特別是各元件之間的連接,以及信號(hào)的定義,總是有錯(cuò)誤,在細(xì)心的檢

79、查下,終于找出了錯(cuò)誤和警告,排除困難后,程序編譯就通過了。再對(duì)控制模塊仿真時(shí),雖然語(yǔ)法正確,但連最基本的輸入輸出都進(jìn)不去,我們弄了很多遍都不行,后來在老師的指導(dǎo)下我們才解決了這個(gè)問題。另一個(gè)問題就是三個(gè)時(shí)鐘信號(hào)的配合,其中顯示模塊和控制模塊的信號(hào)頻率要高。</p><p>  其次,在進(jìn)行引腳連接時(shí)一定要細(xì)心,有些引腳不能使用,我因?yàn)闆]注意使得開始時(shí)一直不能得到正確的結(jié)果。這次EDA課程設(shè)計(jì)歷時(shí)兩個(gè)星期,在整整兩

80、個(gè)星期的日子里,可以說是苦多于甜,但是可以學(xué)的到很多很多的東西,同時(shí)不僅可以鞏固以前所學(xué)過的知識(shí),而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。</p><p>  通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的,只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的,只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來,從理論中得出結(jié)論,才能真正為社會(huì)服務(wù),從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到的問題,反映出來我的許多不足之處,我

81、以后要努力克服缺點(diǎn)。</p><p>  總的來說,這次設(shè)計(jì)的密碼鎖還是比較成功的,在設(shè)計(jì)中遇到了很多問題,最后在同學(xué)和老師的辛勤的指導(dǎo)下外加上自己的努力,終于都得到了解決,因此很有成就感,終于覺得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值,達(dá)到了理論與實(shí)際相結(jié)合的目的。</p><p><b>  參考文獻(xiàn)</b></p><p>  [1] 閻石主編.《

82、數(shù)字電子技術(shù)基礎(chǔ)》(第五版).高等教等育出版社.,2007</p><p>  [2] 李國(guó)麗 朱維勇 何劍春.《EDA與數(shù)字系統(tǒng)設(shè)計(jì)》(第2版).機(jī)械工業(yè)出版社.,2002</p><p>  [3] 宋武烈,等.《EDA技術(shù)實(shí)用教程》. 湖北科學(xué)技術(shù)出版社 ,2006</p><p>  [4]譚會(huì)生,等 .《 EDA技術(shù)綜合應(yīng)用實(shí)例與分析》.西安電子科技出版社

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

評(píng)論

0/150

提交評(píng)論