四選一數(shù)據(jù)選擇器課程設(shè)計(jì)

1、<p><b>　　EDA課程設(shè)計(jì)報(bào)告</b></p><p>　　題目：四選一數(shù)據(jù)選擇器</p><p><b>　　院系班級(jí)：</b></p><p><b>　　設(shè) 計(jì) 者：</b></p><p><b>　　指導(dǎo)老師：</b></

2、p><p><b>　　設(shè)計(jì)時(shí)間：</b></p><p><b>　　目 錄</b></p><p>　　目 錄- 1 -</p><p>　　1、設(shè)計(jì)目的、要求- 2 -</p><p>　　1.1、設(shè)計(jì)目的- 2 -</p><p>　　1

3、.2、系統(tǒng)設(shè)計(jì)要求- 2 -</p><p>　　1.3、設(shè)計(jì)工具- 2 -</p><p>　　2、設(shè)計(jì)原理及相關(guān)硬件- 3 -</p><p>　　2.1、系統(tǒng)設(shè)計(jì)方案及原理- 3 -</p><p>　　2.2、硬件原理- 4 -</p><p>　　3、主要模塊設(shè)計(jì)- 5 -</p>

4、<p>　　3.1、模塊xy4- 5 -</p><p>　　4、系統(tǒng)編譯及仿真過程- 6 -</p><p>　　4.1、工程建立- 6 -</p><p>　　4.2、系統(tǒng)編譯- 7 -</p><p>　　4.3、仿真- 7 -</p><p>　　5、硬件驗(yàn)證過程和分析- 8 -</

5、p><p>　　5.1、引腳設(shè)置和保護(hù)- 8 -</p><p>　　5.2、硬件下載- 9 -</p><p>　　6、實(shí)驗(yàn)參考程序- 13 -</p><p>　　6.1、模塊xy4- 13 -</p><p>　　7、總結(jié)- 14 -</p><p><b>　　1、設(shè)計(jì)目

6、的、要求</b></p><p><b>　　1.1、設(shè)計(jì)目的</b></p><p>　　了解并掌握一般設(shè)計(jì)方法，具備初步的獨(dú)立設(shè)計(jì)能力；掌握用VerilogHDL語(yǔ)言程序的基本技能；提高綜合運(yùn)用所學(xué)的理論知識(shí)獨(dú)立分析和解決問題的能力；進(jìn)一步掌握EDA技術(shù)的開發(fā)流程，學(xué)習(xí)其獨(dú)特的運(yùn)用，進(jìn)一步的提高自己的動(dòng)手能力和知識(shí)領(lǐng)域。以及對(duì)于多路選擇器的認(rèn)識(shí)和其工作

7、原理。熟悉QuartusII的VerilogHDL語(yǔ)言設(shè)計(jì)流程全過程，學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)與仿真，掌握組合邏輯電路的靜態(tài)測(cè)試方法，初步了解可編程器件設(shè)計(jì)的全過程。</p><p>　　1.2、系統(tǒng)設(shè)計(jì)要求</p><p>　　由 KEY1-KEY2、clock0、clock1 端口控制輸入4個(gè)輸入數(shù)據(jù)，用sw1、sw2-sw3三個(gè)開關(guān)分別作使能端和控制端，選擇其中一個(gè)輸出，結(jié)果由LED1顯示。

8、</p><p><b>　　1.3、設(shè)計(jì)工具</b></p><p>　　軟件： Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整

9、PLD設(shè)計(jì)流程。</p><p>　　Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。</p><p>　　硬件：MagicSOPC是基于ALTERA NIOS II SOPC的專業(yè)級(jí)創(chuàng)新教學(xué)實(shí)驗(yàn)開發(fā)平臺(tái)；采用ALTERA公司Cyclon

10、e II系列150萬門的FPGA，先進(jìn)的系統(tǒng)化、模塊化設(shè)計(jì)；豐富的人機(jī)交互方式，眾多的高性能外設(shè)使得MagicSOPC開發(fā)平臺(tái)具有卓越的性能和無與倫比的靈活性；是目前全球外設(shè)接口最豐富、配套資料最齊全、功能最強(qiáng)大的SOPC/EDA/DSP開發(fā)平臺(tái)；是SOPC、EDA、DSP教學(xué)實(shí)驗(yàn)、電子設(shè)計(jì)創(chuàng)新實(shí)驗(yàn)室、現(xiàn)代嵌入式系統(tǒng)實(shí)驗(yàn)室、科研開發(fā)的上佳選擇。 </p><p>　　2、設(shè)計(jì)原理及相關(guān)硬件</p>

11、<p>　　2.1、系統(tǒng)設(shè)計(jì)方案及原理</p><p>　　數(shù)據(jù)選擇器又稱為多路轉(zhuǎn)換器或多路開關(guān)，它是數(shù)字系統(tǒng)中常用的一種典型電路。其主要功能是從多路數(shù)據(jù)中選擇其中一路信號(hào)發(fā)送出去。所以它是一個(gè)多輸入、單輸出的組合路基電路。</p><p>　　該設(shè)計(jì)的頂層原理圖如圖2.1所示，主要由xy4模塊組成。</p><p><b>　　2.2、硬件原理

12、</b></p><p>　　四選一數(shù)據(jù)擇器硬件原理</p><p>　　主板上具有兩個(gè)外部時(shí)鐘，三個(gè)開關(guān)，兩個(gè)按鈕，電路如圖 2.2 所示，電路中低電平表示按鍵按下，低電平點(diǎn)亮 LED。</p><p>　　圖2.2 四選一數(shù)據(jù)選擇器 電路</p><p><b>　　3、主要模塊設(shè)計(jì)</b></p

13、><p><b>　　3.1、模塊xy4</b></p><p><b>　　1、功能說明</b></p><p>　　Key1、Key2，分別為按鍵輸入的高低電平；clock0、clock1，分別為外部時(shí)鐘；a[1..0]是控制四個(gè)數(shù)據(jù)的輸出，并由發(fā)光二極管y顯示數(shù)據(jù)的輸出狀態(tài)；en是一個(gè)使能控制端，控制芯片的工作狀態(tài)。&l

14、t;/p><p>　　圖3.1 按鍵原理圖</p><p><b>　　2、模塊說明：</b></p><p>　　Key1：高電平按鍵；</p><p>　　Key2:低電平按鍵；</p><p>　　Clock0：外部輸入時(shí)鐘15Hz；</p><p>　　Clock1：外

15、部輸入時(shí)鐘6MHz；</p><p>　　a【1..0】：兩個(gè)開關(guān)sw2、sw3，控制四個(gè)數(shù)據(jù)的輸出；</p><p>　　en：使能端，一個(gè)開關(guān)sw1，控制芯片的工作作態(tài)；</p><p>　　y：發(fā)光二極管led1，顯示輸出狀態(tài)。</p><p>　　4、系統(tǒng)編譯及仿真過程</p><p><b>　　4

16、.1、工程建立</b></p><p>　　1、建立Quartus II 建立工程</p><p>　　打開Quartus II 軟件并建立工程</p><p><b>　　建立圖形設(shè)計(jì)文件</b></p><p><b>　　建立文本編輯文件</b></p><p&

17、gt;　　2、Quartus II 工程設(shè)計(jì)</p><p>　　在Verilong HDL 文件中編寫源程序</p><p><b>　　從設(shè)計(jì)文件創(chuàng)建模塊</b></p><p>　　添加xy4模塊到Quartus II 頂層模塊</p><p>　　添加引腳和其它基本單元</p><p>&

18、lt;b>　　選擇器件型號(hào)</b></p><p><b>　　分配FPGA引腳</b></p><p>　　器件和引腳的其它設(shè)置</p><p>　　3、設(shè)置編譯選項(xiàng)并編譯硬件系統(tǒng)</p><p><b>　　設(shè)置編譯選項(xiàng)</b></p><p><

19、b>　　編譯硬件系統(tǒng)</b></p><p><b>　　查看編譯報(bào)告</b></p><p>　　下載硬件設(shè)計(jì)到目標(biāo)FPGA</p><p><b>　　觀察實(shí)驗(yàn)現(xiàn)象</b></p><p>　　下面圖4.1為一個(gè)建立好的工程。</p><p>　　圖

20、4.1 工程界面</p><p><b>　　4.2、系統(tǒng)編譯</b></p><p>　　圖 4.2 編譯結(jié)果</p><p><b>　　4.3、仿真</b></p><p>　　圖4.3 未運(yùn)行的波形圖</p><p>　　圖4.4 運(yùn)行后的波形圖</p>

21、<p>　　說明：en使能端，高電平有效，a是控制端，用二進(jìn)制代碼控制，b00是按鍵key1高電平輸出，b01是按鍵key2低電平輸出，b10是clock0時(shí)鐘輸出，b11是clock1時(shí)鐘輸出，最后由發(fā)光二極管y來顯示輸出狀態(tài)，低電平點(diǎn)亮燈。</p><p>　　5、硬件驗(yàn)證過程和分析</p><p>　　5.1、引腳設(shè)置和保護(hù)</p><p>　　

22、1、選擇目標(biāo)器件并對(duì)相應(yīng)的引腳進(jìn)行鎖定，這里選擇的器件為altera 公司cycloneII系列的EP2C35F672C8芯片，鎖定方法根據(jù)實(shí)驗(yàn)箱中的核心板選擇相應(yīng)的引腳進(jìn)行相配和對(duì)應(yīng)引腳列出表進(jìn)行設(shè)置，將未使用的引腳設(shè)置為三態(tài)輸入。</p><p>　　表5.1 引腳鎖定方法</p><p>　　2、將xy.bdf設(shè)置為頂層實(shí)體，重新編譯。</p><p>&

23、lt;b>　　圖 5.1</b></p><p><b>　　5.2、硬件下載</b></p><p>　　拿出Z-Blaster下載電纜，并將此電纜的兩端分別接到PC機(jī)的USB接口和實(shí)驗(yàn)箱上的JTAG下載口，打開電源執(zhí)行下載命令，將程序下載到FPGA器件中，按下key2觀察led1的狀態(tài)，是否與設(shè)計(jì)相符。</p><p>&

24、lt;b>　　附圖：</b></p><p><b>　　圖 5.2</b></p><p>　　5.3、硬件測(cè)試結(jié)果及分析 （1）（2）</p><p><b>　?。?）</b></p><p><b>　　（4）</b></p>&

25、lt;p><b>　　（5）</b></p><p><b>　　圖5.3 功能圖</b></p><p>　　Sw1為控制使能端en，高電平有效，所以開關(guān)打到下面，芯片才能正常工作；第一張圖是sw2、sw3都打到上面表示“b00”key1為高電平，key2用手按下為低電平，發(fā)光二極管led1是低電平點(diǎn)亮的，所以led1沒亮；第二張圖是s

26、w2打到下，sw3打到上表示“b01”，key1為高電平，key2用手按下為低電平，所以led1是亮；第三、四張圖是sw2打到上，sw3打到下表示“b10”，因?yàn)閏lock0時(shí)鐘周期為15Hz，所以led1是在閃爍；第五張圖sw2、sw3都打到下面表示“11”，clock1時(shí)鐘周期為6MHz，頻率很大，又因?yàn)槿搜鄣囊曈X效果所以led1看起來一直是亮著的。綜上所述，實(shí)現(xiàn)了四選一數(shù)據(jù)選擇器的功能。</p><p>&

27、lt;b>　　6、實(shí)驗(yàn)參考程序</b></p><p><b>　　6.1、模塊xy4</b></p><p>　　module xy4(key1,key2,clock0,clock1,y,a,en);</p><p>　　input key1,key2,clock0,clock1;//輸入的四個(gè)數(shù)據(jù)</p>

28、<p>　　input en;//輸入使能端</p><p>　　input[1:0] a;//輸入的選擇端</p><p>　　output y; //輸出數(shù)據(jù)</p><p>　　reg y; //輸出數(shù)據(jù)寄存器</p><p>　　always@(key1 or key2 or

29、clock0 or clock1 or en or a) //電平觸發(fā) </p><p><b>　　begin</b></p><p>　　if(en==1'b0)//當(dāng)en為0的時(shí)候</p><p>　　y=1'b1;//y置1</p><p><b>　　el

30、se</b></p><p>　　case(a)//判斷a的取值，并作出相應(yīng)的賦值</p><p>　　0:y<=key1;</p><p>　　1:y<=key2; </p><p>　　2:y<=clock0; </p><p>　　3:y<=clock1; <

31、/p><p>　　default:y=1'b1;//a為其它值的條件下，y賦予0</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p><p&

32、gt;<b>　　7、總結(jié) </b></p><p>　　經(jīng)歷了一個(gè)星期在老師的指導(dǎo)與幫助下，以及跟隊(duì)友相互合作下，我們完成本次的課程設(shè)計(jì)“四選一數(shù)據(jù)選擇器”，為此很感謝老師以及幫助過我們的同學(xué)。這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在

33、設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固。</p><p>　　比如說在仿真的問題上，我們是非常欠缺掌握，但是有老師指導(dǎo)下，我們成功的完成了仿真，并且掌握了仿真的基本步驟，還有在硬件系統(tǒng)中對(duì)于一些問題，還不夠熟練，在編程序方面，還有一些不足之處，沒有完全融會(huì)貫通。總的來說，通過這

34、次課程設(shè)計(jì)，我學(xué)會(huì)了Quartus II 軟件操作，在編程方面有了提高，對(duì)于基于FPGA開發(fā)板的MagicSOPC實(shí)驗(yàn)箱有了認(rèn)識(shí)，EDA技術(shù)有了更進(jìn)一步的了解并掌握了數(shù)據(jù)選擇器的運(yùn)用方法，以及了解了它的原理與結(jié)構(gòu)。</p><p>　　增強(qiáng)了我們的動(dòng)手能力和團(tuán)隊(duì)的合作能力，培養(yǎng)我們好學(xué)與不恥下問的品行，加強(qiáng)了求知欲的感覺，在思維創(chuàng)新方面有了提高，這都是對(duì)以后有很大幫助的。對(duì)此，我們?cè)俅胃屑だ蠋煹闹笇?dǎo)與幫助。<