16選1選擇器--eda課程設(shè)計(jì)報(bào)告

1、<p><b>　　課程設(shè)計(jì)任務(wù)書</b></p><p>　　課程名稱 數(shù)字邏輯課程設(shè)計(jì) </p><p>　　課題 任務(wù)一 16選1選擇器設(shè)計(jì) </p><p>　　課題 任務(wù)二 JK觸發(fā)器的設(shè)計(jì) </p><p>　　專

2、 業(yè) </p><p>　　班 級 </p><p>　　學(xué) 號 </p><p>　　姓 名 <

3、;/p><p>　　指導(dǎo)教師 </p><p>　　任務(wù)書下達(dá)日期： 2013-12-8</p><p>　　任務(wù)完成日期： 2013-12-8</p><p><b>　　目錄 </b></p><p>　　一、16選1選擇器的功能..

4、.................................</p><p>　　1．函數(shù)真值表.............................................</p><p>　　2．函數(shù)電路圖.............................................</p><p>　　3．函數(shù)表達(dá)式.......

5、......................................</p><p>　　二、詳細(xì)設(shè)計(jì)..............................................</p><p>　　1．創(chuàng)建項(xiàng)目................................................</p><p>　　2．VHDL文

6、本設(shè)計(jì)語言輸入...................................</p><p>　　3．編譯功能界面............................................</p><p>　　4．編譯成功................................................</p><p>　　5.

7、打開波形編輯器窗口.......................................</p><p>　　6.對應(yīng)結(jié)點(diǎn)查找..............................................</p><p>　　7.綜合編譯形成網(wǎng)表..........................................</p><p>

8、;　　三、程序功能調(diào)試............................................</p><p>　　1．進(jìn)入波形仿真功能.........................................</p><p>　　2．給定輸入信號.............................................</p><

9、;p>　　3．進(jìn)行時(shí)序仿真.............................................</p><p>　　4．生成波形圖...............................................</p><p>　　四、心得體會...............................................</p

10、><p>　　------------------------------------------------------------------</p><p>　　一、JK觸發(fā)器的主要功能....................................</p><p>　　1．特性方程.....................................

11、...........</p><p>　　2．真植表..................................................</p><p>　　3．函數(shù)邏輯電路圖..........................................</p><p>　　二、詳細(xì)設(shè)計(jì)............................

12、.....................</p><p>　　1．創(chuàng)建項(xiàng)目..........................................</p><p>　　2．輸入文本語言程序進(jìn)行編譯.................................</p><p>　　3．編譯成功，選擇波形編輯器功能...................

13、..........</p><p>　　4．進(jìn)行仿真設(shè)置.............................................</p><p>　　5．查找對應(yīng)結(jié)點(diǎn)............................................</p><p>　　6．形成綜合后網(wǎng)表...........................

14、................</p><p>　　三、程序功能調(diào)試............................................</p><p>　　1．給定輸入.................................................</p><p>　　2．進(jìn)入波形仿真....................

15、.........................</p><p>　　3．形成仿真波形.............................................</p><p>　　四、心得體會................................................</p><p>　　五、附錄...............

16、....................................</p><p>　　1．16選1選擇器設(shè)計(jì)源代碼..................................</p><p>　　JK觸發(fā)器設(shè)計(jì)源代碼......................................</p><p>　　參考書目...............

17、.................................</p><p>　　4．課程設(shè)計(jì)評分表..........................................</p><p>　　一、16選1選擇器的主要功能</p><p>　　數(shù)據(jù)選擇器是常用的組合邏輯部件之一。它由組合邏輯電路對數(shù)字信號進(jìn)行控制來完成比較復(fù)雜的邏輯功能。它有若干個(gè)

18、數(shù)據(jù)輸入端D0、D1、....，若干個(gè)控制輸入端A0、A1，......和一個(gè)輸出端Y0。數(shù)據(jù)選擇是指經(jīng)過選擇，把多個(gè)通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。它的功能相當(dāng)于一個(gè)多個(gè)輸入的單刀多擲開關(guān).因此數(shù)據(jù)選擇器又稱多路轉(zhuǎn)換器或多路開關(guān)。數(shù)據(jù)選擇器(MUX)的邏輯功能是在控制輸入端加上適當(dāng)?shù)男盘枺瓤蓮亩鄠€(gè)輸入數(shù)據(jù)源中講所需的數(shù)據(jù)信號選擇出來，送到輸出端。</p><p><b>　　函數(shù)真值表 &l

19、t;/b></p><p>　　說明：A,B,C,D為輸入地址；E為輸出端</p><p><b>　　函數(shù)電路圖</b></p><p><b>　　3.函數(shù)表達(dá)式</b></p><p><b>　　E=++</b></p><p><b

20、>　　+++</b></p><p><b>　　二、詳細(xì)設(shè)計(jì)</b></p><p>　　1.工程管理,進(jìn)入quartus||界面，創(chuàng)建項(xiàng)目</p><p>　　2.VHDL文本語言設(shè)計(jì)輸入</p><p><b>　　3.編譯功能界面</b></p><p&

21、gt;<b>　　4.編譯成功</b></p><p>　　5.打開波形編輯器窗口</p><p><b>　　6.對應(yīng)結(jié)點(diǎn)查找</b></p><p>　　7.綜合編譯，形成綜合編譯后網(wǎng)表</p><p><b>　　三、程序功能調(diào)試</b></p><p

22、>　　1.進(jìn)入波形仿真功能</p><p><b>　　2.給定輸入信號</b></p><p><b>　　進(jìn)行時(shí)序仿真</b></p><p><b>　　4.形成波形圖</b></p><p><b>　　四、心得體會總結(jié)</b></p&

23、gt;<p>　　短短一周的EDA課程設(shè)計(jì)已經(jīng)接近尾聲了，從得知課設(shè)題目，查閱資料，到研究出總體設(shè)計(jì)，詳細(xì)設(shè)計(jì)，然后編寫程序，再到最后的上機(jī)調(diào)試，修改程序，完善程序，收獲頗多。16選1選擇器的設(shè)計(jì)已全部完成，能夠完成預(yù)期的功能，在本課題的設(shè)計(jì)中體現(xiàn)了VHDL覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言及PLD器件速度快，使用方便，便于修改等特點(diǎn)。由于時(shí)間有限和經(jīng)驗(yàn)是平的欠缺，不足之處還望老師予以指正。在這一周里我們再次

24、熟悉和增強(qiáng)了對VHDL語言的基本知識，熟悉利用VHDL語言對常用的的組合邏輯電路和時(shí)序邏輯電路編程，把編程和實(shí)際結(jié)合起來。VHDL硬件描述語言打破了硬件和軟件設(shè)計(jì)人員之間互不干涉的界限，可以使用語言的形式來進(jìn)行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計(jì)數(shù)字電路硬件系統(tǒng)。通過編程、下載后，該芯片已經(jīng)具備了原來需要使用復(fù)雜的數(shù)字電路實(shí)現(xiàn)的功能；更加了解和加深了對編制和調(diào)試程序的技巧，進(jìn)一步提高了上機(jī)動手能力，培養(yǎng)了使用設(shè)計(jì)綜合電路的能力，養(yǎng)成

25、了提供文檔資料的習(xí)慣和規(guī)范編程的思想。本次的課程設(shè)計(jì)將各個(gè)單一的模塊實(shí)現(xiàn)其功能后，學(xué)會通過原理圖或頂層文件把各模塊連接。課設(shè)注重的不僅是把理論知識鞏固，</p><p>　　一、JK觸發(fā)器的主要功能</p><p>　　JK觸發(fā)器是數(shù)字電路觸發(fā)器中的一種電路單元。JK觸發(fā)器具有置0、置1、保持和翻轉(zhuǎn)功能，在各類集成觸發(fā)器中，JK觸發(fā)器的功能最為齊全。在實(shí)際應(yīng)用中，它不僅有很強(qiáng)的通用性，而且

26、能靈活地轉(zhuǎn)換其他類型的觸發(fā)器。由JK觸發(fā)器可以構(gòu)成D觸發(fā)器和T觸發(fā)器。</p><p><b>　　特性方程</b></p><p><b>　　2.真值表</b></p><p><b>　　3.邏輯電路圖</b></p><p><b>　　二、詳細(xì)設(shè)計(jì)</

27、b></p><p><b>　　1.新建工程管理</b></p><p>　　輸入文本語言程序進(jìn)行編譯</p><p>　　3.編譯成功，選擇波形編輯器功能</p><p><b>　　4.對應(yīng)結(jié)點(diǎn)</b></p><p>　　5.形成綜合編譯后網(wǎng)表</p>

28、;<p>　　三、進(jìn)行程序仿真調(diào)試</p><p><b>　　1.給定輸入信號</b></p><p>　　2.波形仿真測試成功</p><p><b>　　生成波形圖</b></p><p><b>　　四、心得體會總結(jié)</b></p><

29、p>　　成了16選1選擇器的電路設(shè)計(jì)之后，便開始了JK觸發(fā)器的課題設(shè)計(jì)，因?yàn)榍耙粋€(gè)課設(shè)的完成，使我對于QUARTUS軟件的使用有了一定的了解，所以在這個(gè)實(shí)驗(yàn)設(shè)計(jì)的時(shí)候也輕松了很多。在完成JK觸發(fā)器的課設(shè)時(shí)，我只要參看書本上的JK觸發(fā)器的設(shè)計(jì)思路完成源代碼的編寫即可，然后就是上機(jī)測試編寫的程序，結(jié)果在測試時(shí)，出現(xiàn)了錯(cuò)誤，但是在老師和同學(xué)的幫助下，我終于解決了它，然后編譯、仿真。雖然第二個(gè)課設(shè)沒有花費(fèi)很多的時(shí)間，但是我還是發(fā)現(xiàn)，在實(shí)際

30、設(shè)計(jì)中，僅僅擁有書本上的理論性知識是遠(yuǎn)遠(yuǎn)不夠的，還要把知識與實(shí)際操作相結(jié)合，才能更加了解這門課程的精奧之處。課程設(shè)計(jì)結(jié)束了，但是從中學(xué)到的知識會讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問題和實(shí)踐能力的提高都會受益于我在以后的學(xué)習(xí)、工作和生活中。在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。本次實(shí)驗(yàn)我對一些基本操作有了更好的掌握，對于數(shù)字邏輯電路的設(shè)計(jì)也有了更深刻的理解。本次實(shí)驗(yàn)老師都是要求獨(dú)立完成。在

31、這一點(diǎn)上很好的鍛煉了我們的獨(dú)立完成設(shè)計(jì)的能力。這是一次有意義實(shí)驗(yàn)。實(shí)驗(yàn)過程中我們遇到了很多困難然后再自己的努力下克服困難，讓我們體會到</p><p>　　最后，我們衷心的感謝課設(shè)期間一直指導(dǎo)和陪伴著我們的老師。</p><p><b>　　五、附錄</b></p><p>　　1.16選1選擇器源代碼：</p><p>

32、;　　library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;--*****************************************entity lesson8 isport(a: in std_logic_vector(15 downto 0);      

33、sw: in std_logic_vector(3 downto 0);       ena:in std_logic;       y: out std_logic);end lesson8;--******************************************architecture o

34、ne of lesson8 isbeginprocess(ena,sw)    begin      if ena='1' then         case sw is       

35、0;  when "0000"=>y<=a(0);          when "0001"=>y<=a(1)</p><p>　　2.JK觸發(fā)器源代碼：</p><p>　　library ieee;use ieee.st

36、d_logic_1164.all;use ieee.std_logic_unsigned.all;</p><p>　　entity jk isport( j,k:in std_logic; reset,clr: in std_logic; clk: in std_logic; Q,QN:out std_logic);end jk;architecture beha

37、ve of jk issignal Q1,Q2:std_logic;beginprocess(reset,clr,clk,j,k)beginif(reset='0')then Q1<='1'; Q2<='0';elsif(clr='0')then Q1<='0'; Q2<='1

38、9;;elsif(clk'event and clk='1')then if(j='0' and k='0')then Q1<=Q1;Q2<=Q2; elsif(j='0' and k='1')then Q1<='0';Q2<='1'