基于cpld的交通燈課程設(shè)計(jì)

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文檔簡介

1、　　目錄　　第一章緒論3　　1.1 交通燈的介紹3　　1.2 基于CPLD的交通燈的優(yōu)點(diǎn)3　　1.3 EDA簡介4<p

2、>　　1.4 QuartusⅡ簡介5　　2.1 設(shè)計(jì)內(nèi)容要求5　　2.2 設(shè)計(jì)初步構(gòu)思6　　2.3 設(shè)計(jì)總框圖7　　第三章各模塊設(shè)計(jì)原理及其仿真8　　3.1 5秒倒計(jì)時計(jì)數(shù)器8<p

3、>　　3.1.1 源代碼8　　3.1.2 元件圖9　　3.1.3 仿真圖9　　3.1.4 電路圖9　　3.1.5流程圖10　　3.2 25秒倒計(jì)時計(jì)數(shù)器11　　3.2.

4、1 源代碼11　　3.2.2 元件圖13　　3.2.3 仿真圖13　　3.2.4 電路圖13　　3.3 20秒倒計(jì)時計(jì)數(shù)器14　　3.3.1源代碼14　　3.3.2 元件圖1

5、5　　3.3.3仿真圖16　　3.4 30秒倒計(jì)時計(jì)數(shù)器16　　3.4.1 源代碼16　　3.4.2 元件圖18　　3.4.3 仿真圖18　　3.4.4電路圖19</p&

6、gt;　　3.5 15秒倒計(jì)時計(jì)數(shù)器19　　3.5.1 源代碼19　　3.5.2 元件圖21　　3.5.3 仿真圖21　　3.5.4電路圖22　　3.6 控制模塊22<

7、;p>　　3.6.1 源代碼A22　　3.6.2 元件圖24　　3.6.3 仿真圖24　　3.6.4 電路圖25　　3.6.5 源代碼B25　　3.6.6 元件圖27

8、3.6.7 仿真圖27　　3.6.8 電路圖28　　3.6.9 流程圖29　　3.7 顯示模塊30　　3.7.1 源代碼30　　3.7.2 元件圖32　　3.7.3 電路圖3

9、3　　3.7.4 流程圖34　　3.8.設(shè)計(jì)總圖35　　3.8.1 總電路圖35　　3.8.2 總仿真圖36　　第四章調(diào)試36　　第五章

10、實(shí)驗(yàn)現(xiàn)象37　　第六章總結(jié)38　　第一章緒論　　1.1 交通燈的介紹　　1918年誕生的第一盞交通燈只有紅綠兩色，它是圓形四面投影器，被安裝在紐約市五號街的一座高塔上，它的誕生，使城市交通

11、大為改善。　　1925年，留學(xué)美國的中國電機(jī)專家胡汝鼎提出在綠燈之后加個黃燈的設(shè)想被采納，于是誕生了真正意義上的三色交通燈。　　傳統(tǒng)的交通燈主要由單片機(jī)來控制，它主要由紅黃綠三色燈組成。工作原理是設(shè)置好南北向和東西向的各色燈的亮滅順序和持續(xù)時間來指揮車輛通行。　　交通燈的發(fā)明和使用極大地保障了人民的生命安全，但因

12、此引起的交通事故卻還是時有發(fā)生。究其原因有以下兩點(diǎn)：　?。?）單片機(jī)穩(wěn)定性不夠高，長年累月的運(yùn)行容易引起故障，使得交通信號混亂；　　（2）單片機(jī)控制的交通燈不利于擴(kuò)展，當(dāng)交通燈功能擴(kuò)充或更改的時候只能全部更換，不但浪費(fèi)了資源，而帶來了不便。　　因此，傳統(tǒng)的交通燈能基本滿足一般交通狀況的需求。然而，對于交通繁忙、路

13、況復(fù)雜的大都市來說就顯得力不從心了。　　1.2 基于CPLD的交通燈的優(yōu)點(diǎn)　　基于CPLD的交通燈改變了基于單片機(jī)的傳統(tǒng)交通燈不穩(wěn)定和不利于擴(kuò)展的缺點(diǎn)。　　本文設(shè)計(jì)的基于CPLD的交通信號控制電路，突破了單片機(jī)的種種限制，對傳統(tǒng)的交通燈做了如下改進(jìn)：　?。?）

14、用三色箭頭指示燈來替代傳統(tǒng)的紅黃綠三色燈，分別指示左轉(zhuǎn)、直行和右轉(zhuǎn)，改變了傳統(tǒng)交通燈一燈三向的狀態(tài)，使交通更趨規(guī)則。　?。?）增加了左彎待轉(zhuǎn)指示燈，緩解了轉(zhuǎn)彎時的擁堵狀況。　?。?）增加了直行綠燈倒計(jì)時功能，以便讓司機(jī)控制過十字路口的車速，使交通更加安全有序。　?。?）增加了全紅燈的緊急狀態(tài)。盡管警車、救護(hù)車等公

15、務(wù)車可以在綠燈的狀態(tài)下任意前行，可繁忙的交通還是使得公務(wù)車“有路難行”。緊急狀態(tài)徹底改變了這一狀況，讓十字路口各方向的車都讓路給公務(wù)車，真正做到暢通無阻。　　本文設(shè)計(jì)的交通信號控制電路更趨于理性化和智能化，交通部門可以依據(jù)各路段各個時間點(diǎn)交通的繁忙狀態(tài)和路況的復(fù)雜程度，利用CPLD的可擦除性，根據(jù)時段或路段進(jìn)行不同的設(shè)置，避免了資源浪費(fèi)。而且，CPLD的可擴(kuò)展性也有利于交通部門在新的交通功能發(fā)明

16、之后，在原有交通燈的基礎(chǔ)上進(jìn)行擴(kuò)展，而不必重新設(shè)計(jì)，全部更換。　　1.3 EDA簡介　　EDA技術(shù)是指以計(jì)算機(jī)為工作平臺，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。 　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子

17、系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個過程的計(jì)算機(jī)上自動處理完成。 　　現(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及

18、到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。 　　EDA設(shè)計(jì)可分為系統(tǒng)級、電路級和物理實(shí)現(xiàn)級。　　1.4 QuartusⅡ簡介　　Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardwar

19、e Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，

20、使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三方EDA工具。　　此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開&l

21、t;p>　　第二章設(shè)計(jì)電路 　　2.1 設(shè)計(jì)內(nèi)容要求　　2.1.1 設(shè)計(jì)制作一塊十字路口的交通燈信號燈的控制電路的專用芯片。　　2.1.1 A 方向和B方向各設(shè)置紅（R）、黃（Y）、綠（G）三盞燈，三盞燈按合理的順序亮滅，并能將燈亮的時間以倒計(jì)時的方式

22、顯示出來。　　2.1.3、兩個方向各燈的時間可方便地進(jìn)行設(shè)置和修改。假設(shè)A方向?yàn)橹鞲傻?，車流量大，A方向通行時間比B方向長。設(shè)A方向每次至多通行t1秒，B方向每次至多通行t2秒，黃燈亮t秒。　　2.2 設(shè)計(jì)初步構(gòu)思 　　(各交通燈狀態(tài)表)<p&

23、gt;　　如圖所示，G1、Y1、R1、G2、Y2、R2分別代表A、B方向的綠、黃、紅燈。顯然，交通量較大的A方向綠燈亮25秒，黃燈紅燈一次亮5秒和20秒，而交通量較小的B方向綠、黃、紅燈分別亮15秒、5秒、30秒。同時圖中1表示該交通燈處于點(diǎn)亮狀態(tài)。　　2.3 設(shè)計(jì)總框圖　　如圖所示，其中分別用兩個控制模塊對各倒計(jì)時

24、計(jì)數(shù)器進(jìn)行控制，從而達(dá)到設(shè)計(jì)要求，顯示模塊用來顯示時間，二極管代表交通燈。　　第三章各模塊設(shè)計(jì)原理及其仿真　　3.1 5秒倒計(jì)時計(jì)數(shù)器　　3.1.1 源代碼　　LIBRARY IEEE;

25、USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY djs5 IS　　PORT　　(clk:IN STD_LOGIC;&

26、lt;p>　　cr:IN STD_LOGIC;　　EN2:IN STD_LOGIC;　　J2:OUT STD_LOGIC;　　q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END djs5;<

27、;/p>　　ARCHITECTURE a OF djs5 IS　　SIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(clk,cr)<

28、b>　　BEGIN　　IF(cr='0') THEN　　bcd1n<="0101";　　ELSIF(EN2='1')THEN　　IF (CLK'EVENT AND CLK='

29、;1')THEN　　IF(bcd1n=0)THEN　　bcd1n<="0000";　　ELSE　　bcd1n<=bcd1n-1;　　E

30、ND IF;　　END IF;　　END IF;　　END PROCESS;　　q1<=bcd1n;　　PROCESS(bcd1

31、n)　　BEGIN　　J2<='0';　　IF(bcd1n=0)THEN　　J2<='1';

32、　　END IF;　　END PROCESS;　　END;　　3.1.2 元件圖　　（5秒倒計(jì)時計(jì)數(shù)器元件圖）&l

33、t;p>　　3.1.3 仿真圖　?。?秒倒計(jì)時計(jì)數(shù)器仿真圖）　　3.1.4 電路圖　　（5秒倒計(jì)時計(jì)數(shù)器RTL電路圖）　　3.1.5流程圖</p&

34、gt;　?。?秒倒計(jì)時計(jì)數(shù)器的流程圖）　　3.2 25秒倒計(jì)時計(jì)數(shù)器　　3.2.1 源代碼　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;<

35、p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY djs25 IS　　PORT　　(clk:IN STD_LOGIC;　　cr:IN STD_LOGIC;<p

36、>　　EN1:IN STD_LOGIC;　　J1:OUT STD_LOGIC;　　q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　y10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END djs25;<

37、/p>　　ARCHITECTURE a OF djs25 IS　　SIGNAL bcd1n: STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL vcd10n:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN</b

38、>　　PROCESS(clk,cr)　　BEGIN　　IF(cr='0')THEN　　bcd1n<="0101";　　ELSIF(EN1=

39、9;1')THEN　　IF(CLK'EVENT AND CLK='1')THEN　　IF(bcd1n=0 and vcd10n/=0)THEN　　bcd1n<="1001";　　ELSIF(bcd1n=0 and

40、vcd10n=0)THEN　　bcd1n<="0000";　　ELSE　　bcd1n<=bcd1n-1;　　END IF;

41、　　END IF;　　END IF;　　END PROCESS;　　q1<=bcd1n;　　y10<=vcd10n;　　PROCESS (cl

42、k,cr)　　BEGIN　　IF(cr='0')THEN　　vcd10n<="0010";　　ELSIF (EN1='1')THEN

43、　IF(CLK'EVENT AND CLK='1')THEN　　IF(bcd1n=0)THEN　　IF(vcd10n=0)THEN　　vcd10n<="0000";　　ELSE<

44、/p>　　vcd10n<=vcd10n-1;　　END IF;　　END IF;　　END IF;　　EN

45、D IF;　　END PROCESS;　　PROCESS(bcd1n,vcd10n)　　BEGIN　　J1<='0';<p&

46、gt;　　IF(bcd1n=0 and vcd10n=0)THEN　　J1<='1';　　END IF;　　END PROCESS;　　END;</b

47、>　　3.2.2 元件圖　　（25秒倒計(jì)時計(jì)數(shù)器元件圖）　　3.2.3 仿真圖　?。?5秒倒計(jì)時計(jì)數(shù)器仿真圖）　　3.2.4 電路

48、圖　　（25秒倒計(jì)時計(jì)數(shù)器RTL電路圖）　　3.3 20秒倒計(jì)時計(jì)數(shù)器　　3.3.1源代碼　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.

49、ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY djs20 IS　　PORT　　(clk:IN STD_LOGIC;　　cr: IN STD_LO

50、GIC;　　EN3:IN STD_LOGIC;　　J3:OUT STD_LOGIC;　　q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　y10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));<

51、p>　　END djs20; 　　ARCHITECTURE a OF djs20 IS 　　SIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL vcd10n:STD_LOGIC_VECTOR(3 DOWNTO 0); <

52、p>　　BEGIN　　PROCESS(clk,cr)　　BEGIN　　IF(cr='0')THEN　　bcd1n<="0000";--J1<=

53、'1';　　ELSIF(EN3='1')THEN　　IF(CLK'EVENT AND CLK='1')THEN　　IF(bcd1n=0 and vcd10n/=0)THEN　　bcd1n<="1001

54、";　　ELSIF(bcd1n=0 and vcd10n=0)THEN　　bcd1n<="0000";　　ELSE　　bcd1n<=bcd1n-1;&

55、lt;b>　　END IF;　　END IF;　　END IF;　　END PROCESS;　　q1<=bcd1n;　　y

56、10<=vcd10n;　　PROCESS(clk,cr)　　BEGIN　　IF(cr='0')THEN　　vcd10n<="0010";　　EL

57、SIF (EN3='1')THEN　　IF(CLK'EVENT AND CLK='1')THEN　　IF(bcd1n=0)THEN　　IF(vcd10n=0)THEN　　vcd10n<="0000";<

58、;/p>　　ELSE　　vcd10n<=vcd10n-1;　　END IF;　　END IF;　　END

59、IF;　　END IF;　　END PROCESS;　　PROCESS(bcd1n,vcd10n)　　BEGIN

60、J3<='0';　　IF(bcd1n=0 and vcd10n=0)THEN　　J3<='1';　　END IF;　　END PRO

61、CESS;　　END;　　3.3.2 元件圖　　（20秒倒計(jì)時計(jì)數(shù)器元件圖）　　3.3.3仿真圖　?。?0s倒計(jì)時計(jì)

62、數(shù)器仿真圖）　　3.3.4 電路圖　?。?0秒倒計(jì)時計(jì)數(shù)器RTL電路圖）　　3.4 30秒倒計(jì)時計(jì)數(shù)器　　3.4.1 源代碼　　LIBRARY IEEE;

63、　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY djs30 IS　　PORT　　(clk: I

64、N STD_LOGIC;　　cr:IN STD_LOGIC;　　EN4: IN STD_LOGIC;　　J4:OUT STD_LOGIC;　　q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　y10:OU

65、T STD_LOGIC_VECTOR(3 DOWNTO 0));　　END djs30;　　ARCHITECTURE a OF djs30 IS　　SIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL vcd10n:STD_

66、LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(clk,cr) 　　BEGIN 　　IF(cr='0')THEN<

67、;p>　　bcd1n<="0000";--J1<='1';　　ELSIF(EN4='1')THEN　　IF(CLK'EVENT AND CLK='1')THEN　　IF(bcd1n=0 and vcd10n/=0)THE

68、N　　bcd1n<="1001";　　ELSIF(bcd1n=0 and vcd10n=0)THEN　　bcd1n<="0000";　　ELSE<p&g

69、t;　　bcd1n<=bcd1n-1;　　END IF;　　END IF;　　END IF;　　END PROCESS;<

70、p>　　q1<=bcd1n;　　y10<=vcd10n;　　PROCESS(clk,cr)　　BEGIN　　IF(cr='0')THEN　　vcd10n<

71、;="0011";--J1<='1';　　ELSIF(EN4='1')THEN　　IF(CLK'EVENT AND CLK='1')THEN　　IF(bcd1n=0)THEN　　IF(vcd

72、10n=0)THEN　　vcd10n<="0000";　　ELSE　　vcd10n<=vcd10n-1;　　END IF;

73、　　END IF;　　END IF;　　END IF;　　END PROCESS;　　PROCESS(bcd1n,vcd10n)<

74、;p>　　BEGIN　　J4<='0';　　IF(bcd1n=0 and vcd10n=0)THEN　　J4<='1';<

75、;p>　　END IF;　　END PROCESS;　　END ;　　3.4.2 元件圖　?。?0秒倒計(jì)時計(jì)數(shù)器元件圖）<

76、p>　　3.4.3 仿真圖　?。?0秒倒計(jì)時計(jì)數(shù)器仿真圖）　　3.4.4電路圖　?。?0秒倒計(jì)時計(jì)數(shù)器RTL電路圖）　　3.5 15秒倒計(jì)時計(jì)數(shù)器&

77、lt;b>　　3.5.1 源代碼　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY djs15 IS

78、　　PORT　　(clk:IN STD_LOGIC;　　cr:IN STD_LOGIC;　　EN5:IN STD_LOGIC;　　J5:OUT STD_LOGIC;　　q1

79、:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　y10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END djs15;　　ARCHITECTURE a OF djs15 IS　　SIGNAL bcd1n:STD_LOG

80、IC_VECTOR(3 DOWNTO 0);　　SIGNAL vcd10n:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(clk,cr)　　BEGIN

81、　　IF(cr='0')THEN　　bcd1n<="0101" ;--J1<='1';　　ELSIF(EN5='1')THEN　　IF(CLK'EVENT AND CLK='1

82、')THEN　　IF(bcd1n=0 and vcd10n/=0)THEN　　bcd1n<="1001";　　ELSIF(bcd1n=0 and vcd10n=0)THEN　　bcd1n<="0000";<

83、/p>　　ELSE　　bcd1n<=bcd1n-1;　　END IF;　　END IF;　　END IF;

84、 　　END PROCESS;　　q1<=bcd1n;　　y10<=vcd10n;　　PROCESS (clk,cr)　　BEGIN&

85、lt;p>　　IF(cr='0')THEN　　vcd10n<="0001";　　ELSIF(EN5='1')THEN　　IF(CLK'EVENT AND CLK='1')THEN　　I

86、F(bcd1n=0)THEN　　IF(vcd10n=0)THEN　　vcd10n<="0000";　　ELSE　　vcd10n<=vcd10n-1;<b&

87、gt;　　END IF;　　END IF;　　END IF;　　END IF; 　　END PROCESS;　　PROCESS(b

88、cd1n,vcd10n)　　BEGIN　　J5<='0';　　IF(bcd1n=0 and vcd10n=0)THEN　　J5<='1'

89、;;　　END IF;　　END PROCESS;　　END;　　3.5.2 元件圖　?。?5秒

90、倒計(jì)時計(jì)數(shù)器元件圖）　　3.5.3 仿真圖　　（15秒倒計(jì)時計(jì)數(shù)器仿真圖）　　3.5.4電路圖　?。?5秒倒計(jì)時計(jì)數(shù)器RTL電路圖）

91、3.6 控制模塊　　3.6.1 源代碼A　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE

92、IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY KONGZHI1 IS　　PORT　　(clk:IN STD_LOGIC;　　state_inputs: IN STD_LOGIC_VECTOR(0 TO 1);&l

93、t;/p>　　c1,c2,c3,b1,b2,b3:OUT STD_LOGIC;　　w0,w1,w2:IN STD_LOGIC;　　r1:OUT STD_LOGIC;　　y1:OUT STD_LOGIC;　　g1:OUT STD_LOGIC;&l

94、t;/p>　　reset:IN STD_LOGIC);　　END KONGZHI1;　　ARCHITECTURE a OF KONGZHI1 IS　　TYPE STATE_SPACE IS(s0,s1,s2);　　SIGNAL current_

95、state,next_state:STATE_SPACE;　　BEGIN　　PROCESS(clk)　　BEGIN　　IF reset='1'THEN<

96、;p>　　current_state<=s0;　　ELSIF(CLK'EVENT AND CLK='1')THEN　　CASE next_state is　　WHEN s0=>g1<='0';y1<='1';r1<=

97、9;1';　　IF w0='1'THEN next_state<=s1;--25s;　　END IF;　　b1<='0';　　IF(w0=

98、9;0') THEN b1<='1';　　END IF;　　WHEN s1=>g1<='1';y1<='0';r1<='1';　　IF w1='1' THEN

99、 next_state<=s2;--5s　　END IF;　　b2<='0';　　IF(w1='0')THEN b2<='1';&

100、lt;b>　　END IF;　　WHEN s2=>g1<='1';y1<='1';r1<='0';　　IF w2='1'THEN　　next_state<=s0;--20s

101、　　END IF;　　b3<='0';　　IF(w2='0') THEN b3<='1';　　END IF;</p

102、>　　END CASE;　　END IF;　　END PROCESS;　　c1<='1' WHEN next_state=s0 ELSE '0';&

103、lt;p>　　c2<='1' WHEN next_state=s1 ELSE '0';　　c3<='1' WHEN next_state=s2 ELSE '0';　　END;

104、　3.6.2 元件圖　　（控制模塊1的元件圖）　　3.6.3 仿真圖　?。刂颇K1的仿真圖）　　3.6.4 電路圖　　3.6.5 源

105、代碼B　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;

106、ENTITY KONGZHI2 IS　　PORT　　(state_inputs: IN STD_LOGIC_VECTOR(0 TO 1);　　clk:IN STD_LOGIC;　　c1,c2,c3,b1,b2,b3:OUT STD_L

107、OGIC;　　w0,w1,w2:IN STD_LOGIC;　　r2:OUT STD_LOGIC;　　y2:OUT STD_LOGIC;　　g2:OUT STD_LOGIC;　　reset:IN STD_LOGIC);</p&

108、gt;　　END KONGZHI2;　　ARCHITECTURE a OF KONGZHI2 IS　　TYPE STATE_SPACE IS(s0,s1,s2);　　SIGNAL current_state,next_state:STATE_SPACE;<p&g

109、t;　　BEGIN　　PROCESS(clk)　　BEGIN　　IF reset='1'THEN　　current_state<=s0;<p&g

110、t;　　ELSIF(CLK'EVENT AND CLK='1')THEN　　CASE next_state IS　　WHEN s0=>g2<='1';y2<='1';r2<='0';　　IF w0='1'

111、;THEN next_state<=s1;--30s　　END IF;　　b1<='0';　　IF(w0='0')THEN b1<='1';<

112、p>　　END IF;　　WHEN s1=>g2<='0';y2<='1';r2<='1';　　IF w1='1'THEN next_state<=s2;--15s<b&

113、gt;　　END IF;　　b2<='0';　　IF(w1='0')THEN b2<='1';　　END IF;

114、WHEN s2=> g2<='1';y2<='0';r2<='1';　　IF w2='1'THEN　　next_state<=s0;--5s　　END IF;

115、　　b3<='0';　　IF(w2='0')THEN b3<='1';　　END IF;　　END CASE;</p

116、>　　END IF;　　END PROCESS;　　c1<='1'WHEN next_state=s0 else '0';　　c2<='1'WHEN next_state=s1 else&

117、#39;0';　　c3<='1'WHEN next_state=s2 else'0';　　END;　　3.6.6 元件圖　?。刂颇K2的元件圖）&l

118、t;/p>　　3.6.7 仿真圖　?。刂颇K2的仿真圖）　　3.6.8 電路圖　　（控制模塊2的RTL電路圖）　　3.6.9 流程圖</b&g

119、t;　　(控制模塊流程圖)　　3.7 顯示模塊　　3.7.1 源代碼　　LIBRARY IEEE;　　USE IEE

120、E.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY XIANSHI IS　　PORT(　　b1,b2,b3,b4,b5,b6:IN STD_LOGIC;<

121、;/p>　　Q0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q2:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q3:IN STD_LOGIC_VECTOR(3 D

122、OWNTO 0);　　Q4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q5:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q6:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q7:IN STD_LOGI

123、C_VECTOR(3 DOWNTO 0);　　Q8:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q9:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　CLK:IN STD_LOGIC;　　SG:OUT STD_LOGIC_VEC

124、TOR(6 DOWNTO 0);　　BT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END;　　ARCHITECTURE one OF XIANSHI IS　　SIGNAL CN:INTEGER RANG

125、E 0 to 2;　　SIGNAL CN1:INTEGER RANGE 0 to 2;　　SIGNAL CNT2:STD_LOGIC_VECTOR(1 DOWNTO 0);　　SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0);

126、　BEGIN　　P1:PROCESS(CN)　　BEGIN　　IF(b1='1')THEN CN<=0;END IF;　　IF(b2='1')THEN CN<=1;END

127、 IF;　　IF(b3='1')THEN CN<=2;END IF;　　IF(b4='1')THEN CN1<=0;END IF;　　IF(b5='1')THEN CN1<=1;END IF;　　IF(b6

128、='1')THEN CN1<=2;END IF;　　CASE CN IS　　WHEN 0=>　　CASE CNT2 IS　　WHEN "00"=>BT<="0000

129、0001";A<=Q0;　　WHEN "01"=>BT<="00000010";A<=Q1;　　WHEN OTHERS=>NULL;　　END CASE;

130、　　WHEN 1=>BT<="00000001";A<=Q2;　　WHEN 2=>　　CASE CNT2 IS　　WHEN "00"=>BT<="00000001";A<=Q

131、3;　　WHEN "01"=>BT<="00000010";A<=Q4;　　WHEN OTHERS=>NULL;　　END CASE;　　WHEN OTHERS =>

132、;NULL;　　END CASE; 　　CASE CN1 IS　　WHEN 0=>　　CASE CNT2 IS　　WHEN "00"=>BT<=&quo

133、t;00000100";A<=Q5;　　WHEN "01"=>BT<="00001000";A<=Q6;　　WHEN OTHERS=>NULL;　　END CASE;<

134、;p>　　WHEN 1=> 　　CASE CNT2 IS　　WHEN "00"=>BT<="00000100";A<=Q7;　　WHEN "01"=>BT<="00

135、001000";A<=Q8;　　WHEN OTHERS=>NULL;　　END CASE;　　WHEN 2=>BT<="00000100";A<=Q9;　　WHEN OTHE

136、RS=>NULL;　　END CASE;　　END PROCESS P1;　　P2:PROCESS(A)　　BEGIN　　CASE

137、 A IS　　WHEN "0000"=>SG<="0111111";WHEN"0001"=>SG<="0000110";　　WHEN "0010"=>SG<="1011011";W

138、HEN"0011"=>SG<="1001111";　　WHEN "0100"=>SG<="1100110";WHEN"0101"=>SG<="1101101";　　WHEN "0110&qu

139、ot;=>SG<="1111101";WHEN"0111"=>SG<="0000111";　　WHEN "1000"=>SG<="1111111";WHEN"1001"=>SG<="1101111";</

140、p>　　WHEN OTHERS=>NULL;　　END CASE;　　END PROCESS P2;　　P3:PROCESS(CLK)　　BEGIN</p&

141、gt;　　IF(CLK'EVENT AND CLK='1')THEN 　　CNT2<=CNT2+1;　　END IF;　　END PROCESS P3;　　EN

142、D;　　3.7.2 元件圖　　（顯示模塊的元件圖）　　3.7.3 電路圖　　3.7.4 流程圖&

143、lt;b>　　（顯示模塊流程圖）　　3.8.設(shè)計(jì)總圖　　3.8.1 總電路圖　　3.8.2 總仿真圖　?。傇O(shè)計(jì)圖的仿真圖）　　第四章調(diào)試<

144、/b>　　將程序進(jìn)行編譯后，把管腳綁定后把程序下載到實(shí)驗(yàn)箱上進(jìn)行調(diào)試。　　管腳綁定如下：　　CLK0綁定時鐘1KHZ；rest綁定DK4　　Rb綁定LED6；--支干道紅燈；Yb綁定LED7；--支干道黃燈

145、　　Gb綁定LED8；--支干道綠燈；Ra綁定LED1；--主干道紅燈　　Ya綁定LED2；--主干道黃燈；Ga綁定LED3；--主干道綠燈　　S_G[0]綁定G8；S_G[1]綁定F8；S_G[2]綁定E8；　　S_G[3]綁定D8；S_GG[4]綁定C8；S_G[5]綁定B8；S_G[6]

146、綁定A8；　　第五章實(shí)驗(yàn)現(xiàn)象　　LED主干道亮綠燈，主干道數(shù)碼管顯示25秒，LED支干道亮紅燈，數(shù)碼管顯示30秒。25秒過后，主干道，通過5秒黃燈過渡到紅燈，數(shù)碼管顯示20秒。同時，支干道LED亮綠燈，數(shù)碼管顯示15秒。當(dāng)給DK4一個高電平，系統(tǒng)恢復(fù)到初始狀態(tài)，即：主干道亮綠燈，支干道亮紅燈。

147、　　第六章總結(jié)　　通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實(shí)際動手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的

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