數(shù)字集成電路課程設(shè)計報告-4bits超前進位加法器全定制設(shè)計

1、<p><b>　　概述</b></p><p>　　1.1 課程設(shè)計目的</p><p>　　綜合應(yīng)用已掌握的知識 </p><p>　　熟悉集成電路設(shè)計流程 </p><p>　　熟悉集成電路設(shè)計主流工具 </p><p>　　強化學(xué)生的實際動手能力 </p><

2、p>　　培養(yǎng)學(xué)生的工程意識和系統(tǒng)觀念 </p><p>　　培養(yǎng)學(xué)生的團隊協(xié)作能力</p><p>　　1.2 課程設(shè)計的主要內(nèi)容</p><p>　　1.2.1 設(shè)計題目</p><p>　　4bits超前進位加法器全定制設(shè)計</p><p>　　1.2.2 設(shè)計要求</p><p>　

3、　整個電路的延時小于2ns</p><p>　　整個電路的總功耗小于20pw</p><p>　　總電路的版圖面積小于60*60um</p><p>　　1.2.3 設(shè)計內(nèi)容</p><p>　　功能分析及邏輯分析 </p><p><b>　　估算功耗與延時</b></p><

4、;p><b>　　電路模擬與仿真</b></p><p><b>　　版圖設(shè)計</b></p><p>　　版圖數(shù)據(jù)提交及考核，課程設(shè)計總結(jié)</p><p><b>　　功能分析及邏輯分析</b></p><p><b>　　2.1 功能分析</b>

5、</p><p>　　74283為4位超前進位加法器，不同于普通串行進位加法器由低到高逐級進位，超前進位加法器所有位數(shù)的進位大多數(shù)情況下同時產(chǎn)生，運算速度快，電路結(jié)構(gòu)復(fù)雜。其管腳如圖2-1所示：</p><p>　　圖2-1 74283管腳圖</p><p>　　2.2推薦工作條件（根據(jù)SMIC 0.18工藝進行修改）</p><p>　　表

6、2-1 SMIC 0.18工藝的工作條件</p><p>　　2.3直流特性（根據(jù)SMIC 0.18工藝進行修改）</p><p>　　表2-2 SMIC 0.18直流特性</p><p>　　2.4交流（開關(guān)）特性（根據(jù)SMIC 0.18工藝進行修改）</p><p>　　表2-3SMIC 0.18工藝交流（開關(guān)）特性</p>

7、<p><b>　　2.5真值表</b></p><p>　　表2-4 4位超前進位加法器真值表</p><p><b>　　2.6表達式</b></p><p>　　定義兩個中間變量Gi和Pi： </p><p><b>　　所以： </b></p>

8、;<p>　　進而可得各位進位信號的羅輯表達如下</p><p><b>　　2.7電路原理圖</b></p><p>　　超前進位加法器原理：對于一個N位的超前進位組，它的晶體管實現(xiàn)具有N+1個并行分支且最多有N+1個晶體管堆疊在一起。由于門的分支和晶體管的堆疊較多使性能較差，所以超前進位計算在實際中至多智能限制于2或4位。為了建立非常快速的加法器，需

9、要把進位傳播和進位產(chǎn)生組織成遞推的樹形結(jié)構(gòu)，如圖2-2所示。一個比較有效的實現(xiàn)方法是把進位傳播層次化地分解成N位的子組合：</p><p>　　Co,0=GO+POCi,0</p><p>　　Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0</p><p>　　Co,2=G2+P2G1+P2P

10、1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1</p><p>　　在公式2-1中，進位傳播過程被分解成兩位的子組合。Gi:j和Pi:j分別表示一組位（從第i位至第j位）的進位產(chǎn)

11、生和進位傳播函數(shù)。因而我們稱之為塊進位產(chǎn)生和塊進位傳播信號。如果該組產(chǎn)生一個進位，則Gi:j等于1，而與輸入進位無關(guān)。如果一個輸入進位傳播通過整個一組，則Pi:j即為1。這一條件等同于前面討論過的進位批旁路。例如，當(dāng)進位產(chǎn)生于第3位或當(dāng)進位產(chǎn)生于第2位并傳播通過第3位時，則G3:2等于1（即G3:2=G3+P3G2）。當(dāng)輸入進位傳播通過這兩位時，P3:2為1（即P3:2=P3P2）。</p><p>　　圖2-2

12、 4位超前進位加法器鏡像實現(xiàn)的電路圖</p><p><b>　　功耗估算與延時</b></p><p><b>　　3.1電容估算</b></p><p><b>　　第一級負載電容：</b></p><p>　　=(412x55+559x5)x35+237x(2x55+2

13、x3.5)+208x(2x5+2x3.5)</p><p><b>　　=0.12pf</b></p><p>　　=(5+2.5+3)x1x2.16x10-3=0.023pf</p><p>　　所以CL1=CPN+Cg=0.143pf</p><p><b>　　同理可以計算：</b><

14、/p><p><b>　　輸入緩沖級</b></p><p>　　CPN=0.02pf(最小尺寸反相器的CPN)Cg=0.049pf</p><p>　　輸入端兩輸入與非門,或非門輸出端</p><p>　　CPN=0.032pfCg(最小尺寸反相器的Cg)=0.016pf</p><p>　　

15、中間反相器(設(shè)計的所有緩沖級尺寸相當(dāng)計算時取Wn=7u Wp=14u)</p><p>　　CPN=0.02pfCg=0.045pf</p><p><b>　　中間緩沖級</b></p><p>　　CPN=0.049pfCg=0.027pf</p><p><b>　　中間與門輸入端</b&g

16、t;</p><p>　　CPN=0.02pfCgn=0.0054pfCgp(單管)=0.011pf</p><p>　　與門輸出端，或非門輸入端</p><p>　　CPN(最壞情況)=0.069pfCgn=0.0054pfCgp(單管)=0.011pf</p><p><b>　　或非門輸出端</b>&l

17、t;/p><p>　　CPN(最壞情況)=0.057pfCg=0.049pf</p><p><b>　　異或門輸出端</b></p><p>　　CPN(Z0-Z3)=0.0038pfCPN(Co)=0.0069pfCg=0.071pf</p><p><b>　　輸出緩沖級</b></

18、p><p>　　CPN=0.078pfCg=0.29pf</p><p><b>　　輸出級</b></p><p>　　CPN=0.122pfCL=15pf</p><p><b>　　3.2功耗估算</b></p><p>　　在電路工作的時候AiBi八個輸入端到中間

19、緩沖級前面的電容相同，所以計算時候只要求一個輸入的電容然后乘以八倍，Ci輸入端的電容另外計算；中間的緩沖級及接下來的一級由于邏輯門的種類比較多，計算電容時，N管的Cg一樣，P管先算最小尺寸的Cg，然后再乘以扇入數(shù)；輸出緩沖的前一級的根據(jù)輸出和或者進位分別計算。</p><p>　　根據(jù)以上分析可以得出功耗總電容 </p><p>　　CL總=88.852pf</p><

20、;p><b>　　動態(tài)功耗計算公式：</b></p><p>　　對于Vdd=5V，f=15MHz的信號，總功耗為：</p><p><b>　　=33.3mW</b></p><p>　　功耗小于200mW，滿足設(shè)計要求</p><p><b>　　3.3延時估算</b>

21、;</p><p>　　總的延時時間為格機電路的延時之和。故本次延時估算的核心思想是先找出延時最長的路徑，再分別算出每一級的延時時間，最后求和。</p><p>　　首先，從電路圖我們可以看出延時最長的路徑為：</p><p>　　AiBi輸入經(jīng)輸入級，輸入緩沖級，與非門，反相器，中間緩沖級，反相器，四輸入與門，四輸入或非門，反相器，異或門，輸出緩沖級，輸出級最后到

22、達Z3</p><p>　　由電路的知識可以知道，電路的延時時間為：</p><p><b>　　第一級延時估算：</b></p><p>　　CL=0.143pf (W/L)n=55 (W/L)p=6 所以Tpl1=160ps</p><p>　　同理可計算其他各級延時：</p><p>

23、　　輸入緩沖級： Tpl2=183ps與非門： Tpl3=97ps</p><p>　　反相器： Tpl4=173ps中間緩沖級： Tpl5=153ps</p><p>　　反相器： Tpl6=184ps四輸入與門： Tpl7=202ps</p><p>　　四輸入或非門： Tpl8=1

24、80ps反相器： Tpl9=138ps</p><p>　　異或門： Tpl10=145ps輸出緩沖級： Tpl11=222ps</p><p>　　輸出級： Tpl12=2264ps</p><p>　　總延時： Tpl總=4101ps</p><p><b&g

25、t;　　滿足設(shè)計要求</b></p><p><b>　　3.4本章小結(jié)</b></p><p>　　通過本次實驗，我了解了集成電路設(shè)計時候的工程估算，包括功率的估算，延時的估算。這些估算都跟電容有關(guān)，所以前提是要計算電路各級的電容。由于之前設(shè)計時候沒有考慮到電路的內(nèi)部的邏輯門，導(dǎo)致電路中邏輯門的種類較多，所以電容計算比較繁瑣。最終估算結(jié)果均滿足設(shè)計要求。

26、</p><p><b>　　電路模擬與仿真</b></p><p><b>　　4.1 實驗?zāi)康?</b></p><p>　　1.介紹cadence的使用方法</p><p>　　2.使用schematic工具建立電路圖</p><p>　　3.建立test電路</

27、p><p><b>　　4.模擬仿真驗證</b></p><p>　　5.輸出波形、工作頻率和功耗結(jié)果</p><p><b>　　4.2原理圖設(shè)計 </b></p><p><b>　　4.2.1建立新庫</b></p><p>　　(1)點選在CIW視窗

28、的上面工具列Tool→Library Manager，會出現(xiàn)視窗LM(Library Manager)；</p><p>　　(2)點選LM視窗上面的工具列File→New→Library；</p><p>　　(3)會產(chǎn)生New Library畫面；</p><p>　　(4)在框內(nèi)填入庫名；</p><p><b>　　(5)點

29、OK確定；</b></p><p>　　(6)出現(xiàn)技術(shù)文件關(guān)聯(lián)視窗（如圖4-1所示）:</p><p>　　圖4-1 建立新的Library</p><p>　　4.2.2建立schematic view</p><p>　　建立schematic view（包括反相器和其他各類邏輯門電路）如圖4-2,4-3,4-4所示:<

30、/p><p>　　圖4-2 反相器原理圖</p><p>　　反相器原理圖中，in為輸入端，out輸出端。</p><p>　　圖4-3 與非門原理圖</p><p>　　在與非門原理圖中，A、B為輸入端，Y為輸出端。</p><p>　　圖4-4 異或門原理圖</p><p>　　在異或門原理圖中

31、，A、B為輸入端，Y為輸出端。</p><p>　　4.2.3建立symbol</p><p>　　(1)點選在CIW視窗的上面工具列Design→From Cellview；</p><p>　?。?）出現(xiàn)Cellview From cellview窗口（如圖4-5）；</p><p><b>　　（3）點OK確定；</b&

32、gt;</p><p>　?。?）出現(xiàn)Symbol Generation Options窗口（如圖4-6）；</p><p><b>　?。?）點OK確定。</b></p><p>　　圖4-5 Cellview From cellview</p><p>　　圖4-6 Symbol Generation Option

33、s</p><p>　　圖4-7 反相器的symbol</p><p>　　其中，in為輸入端，out為輸出端。</p><p>　　圖4-8 與非門的symbol</p><p>　　其中，A、B為輸入端，Y為輸出端。</p><p>　　圖4-9 異或門的symbol</p><p>　　其

34、中，A、B為輸入端，Y為輸出端。</p><p>　　其它邏輯門電路同樣過程建立schematic view和symbol view。</p><p>　　4.2.4建立總體電路schematic view</p><p>　　如4.2.2的方法畫出4位超前加法器主電路的schematic view圖。如圖4-10。</p><p>　　圖4

35、-10 4位超前進位加法器的主電路圖</p><p>　　4.2.5建立總體symbol</p><p>　　如4.2.3的方法畫出4位超前進位加法器主電路的symbol圖。如圖4-11所示。</p><p>　　圖4-11 4位超前進位加法器主電路的symbol圖</p><p>　　其中，A1、A2、A3、A4、B1、B2、B3、B4、C

36、i0、為輸入端，Co3、S0、S1、S2、S3為輸出端。</p><p><b>　　4.2.6測試電路</b></p><p>　　圖4-12主電路圖的測試電路圖</p><p>　　其中，V9為直流源，V0-V8為交流源。C0-C5=15pF。</p><p><b>　　4.3功能仿真</b>

37、</p><p>　　圖4-13 功能仿真結(jié)果</p><p>　　圖中從上到下依次是S0,S1,S2,S3,Co3,Ci0,A1,A2,A3,A4,B1,B2,B3,B4。</p><p><b>　　4.5仿真結(jié)果分析</b></p><p>　　通過仿真結(jié)果可以看出電路邏輯功能正確，能實現(xiàn)加法及進位。從A4到S3的

38、延時為0.6427ns。功耗為50mW。仿真的頻率為10MHz。</p><p><b>　　4.6本章小結(jié)</b></p><p>　　通過本次實驗，我了解了cadence的使用，學(xué)會了畫原理圖及仿真，并對仿真結(jié)果進行分析。</p><p><b>　　版圖設(shè)計</b></p><p><b

39、>　　5.1原理</b></p><p>　　版圖設(shè)計時采用層次化，全手工的形式設(shè)計版圖。整個版圖設(shè)計的思想是先小后大，即先畫出各級的版圖，并進行DRC檢查，檢查無誤后進行保存，最后調(diào)用這些單元進行最后的版圖設(shè)計。另外，本次設(shè)計的COMS尺寸有些比較大，故畫版圖時多以梳狀形式來設(shè)計，這樣可以減小版圖的面積，而又能保持其原來的性能。</p><p>　　工具Virtuso的

40、使用。</p><p><b>　　5.2反相器版圖</b></p><p>　　5.2.1 layout view的建立</p><p>　　步驟：Tool-Design Synthesis-Layout XL.</p><p>　　圖5-1 layout view的建立</p><p>　　圖

41、5-2 layout 界面</p><p><b>　　5.2.2添加器件</b></p><p>　　圖6-3 creat instance</p><p>　　Length：溝道長度</p><p>　　Finger width：單指寬度</p><p>　　Finger：杈指數(shù)</p&

42、gt;<p>　　Gate Connection：柵連接</p><p>　　S/D Connection：源/漏連接</p><p>　　Bodytietype：體連接類型</p><p>　　5.2.3互連，實現(xiàn)反相器功能</p><p>　　圖5-4 反相器Layout版圖</p><p>　　互連

43、的時候要注意不同的圖層，以及各個圖層的規(guī)則。所以畫圖前必須閱讀數(shù)據(jù)手冊。</p><p>　　同理可畫出其他門電路的版圖</p><p><b>　　5.3異或門</b></p><p>　　圖5-5 異或門Layout版圖</p><p><b>　　5.4與非門</b></p>&

44、lt;p>　　圖5-6與非門Layout版圖</p><p><b>　　5.5整體版圖</b></p><p>　　圖5-7 4位超前進位加法器總體Layout 版圖</p><p><b>　　5.6 本章小結(jié)</b></p><p>　　通過本次實驗，我了解了工具Virtuso的使用，

45、學(xué)會了畫版圖及仿真及在繪制版圖過程中規(guī)則的定義。</p><p><b>　　總體心得</b></p><p>　　這次課程設(shè)計設(shè)計題目是—4位超前進位加法器。相比于其他加法器，超前進位加法器最大優(yōu)點在于減少了進位等待延遲，大大提高了運算的速度，因此在其他的運算器中得到了廣泛應(yīng)用。</p><p>　　課程設(shè)計是為了對課本知識的鞏固和加強，由于

46、課本上學(xué)到了很多都是理論知識的，不能很好的理解和運用，所以在這次課程設(shè)計過程中，對整個數(shù)字芯片全定制設(shè)計流程有了一個總體的認(rèn)識。同時也熟練掌握了cadance軟件操作。</p><p>　　通過這次課程設(shè)計，加強了我們動手、思考和解決問題的能力。同時，培養(yǎng)了團隊合作精神，在這次的課設(shè)中遇到了比如在加信號時，關(guān)于時間的問題，還有版圖設(shè)計涉及到VDD和GND的設(shè)計，在老師的指導(dǎo)下，和同學(xué)間的相互討論，最后都得到了解決

47、。</p><p><b>　　參考文獻</b></p><p>　　[1] Jan M.Rabaey Anantha, Chandrakasan, Borivoje Nikolic.Digital Integarated Circuits A Design Perspective [M](,周潤徳 等譯) . 北京：電子工業(yè)出版社，2010.11</p>