eda課程設(shè)計(jì)報(bào)告--四位加法器設(shè)計(jì)

1、<p><b>　　《EDA》課程設(shè)計(jì)</b></p><p>　　題目 ： 四位加法器設(shè)計(jì)</p><p>　　學(xué)號 ： </p><p>　　姓名 ： </p><p>　　班級 ： <

2、/p><p>　　指導(dǎo)老師 ： </p><p>　　2011年12月28日—2011年12月30日</p><p><b>　　目錄</b></p><p>　　摘要----------------------------------3</p><p>　　EDA簡介-

3、--------------------------3</p><p>　　概述----------------------------------4</p><p>　　1.1目的與要求-------------------4</p><p>　　1.2實(shí)驗(yàn)前預(yù)習(xí)-------------------4</p><p>　　1.3設(shè)計(jì)環(huán)境-

4、---------------------5</p><p>　　四位全加器的設(shè)計(jì)過程----------5</p><p>　　2.1 半加器的設(shè)計(jì)-----------------6</p><p>　　2.2一位全加器的設(shè)計(jì)-----------9</p><p>　　2.3四位全加器的設(shè)計(jì)----------11</p>

5、<p>　　收獲與心得體會----------------13</p><p><b>　　摘要</b></p><p>　　本文主要介紹了關(guān)于EDA技術(shù)的基本概念及應(yīng)用，EDA設(shè)計(jì)使用的軟件Quartus7.2的基本操作及使用方法，以及半加器、1位全加器和四位全加器的設(shè)計(jì)及仿真過程。</p><p><b>　　EDA簡

6、介</b></p><p><b>　　EDA的概念</b></p><p>　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作.EDA是電子設(shè)計(jì)自動化（Electronic Desi

7、gn Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。 EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計(jì)，最后通過綜合器和適配器生

8、成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。</p><p>　　現(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計(jì)、PCB設(shè)計(jì)和I

9、C設(shè)計(jì)。EDA 設(shè)計(jì)可分為系統(tǒng)級、電路級和物理實(shí)現(xiàn)級。</p><p>　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程在計(jì)算機(jī)上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很廣。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用[1]。目前EDA技術(shù)

10、已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本次畢業(yè)設(shè)計(jì)課題實(shí)現(xiàn)的核心技術(shù)即為EDA相關(guān)技術(shù)。</p><p><b>　　一 、概述</b></p><p><b>　　1.1目的與要求</b></p><p>　　本實(shí)驗(yàn)課程的目的

11、，旨在通過上機(jī)實(shí)驗(yàn)，使學(xué)生加深理解EDA技術(shù)的基本方法，幫助和培養(yǎng)學(xué)生建立利用原理圖和硬件描述語言進(jìn)行電路設(shè)計(jì)的基本方法和利用EDA工具軟件（MAX+plusⅡ或Quartus7.2）設(shè)計(jì)簡單數(shù)字電子系統(tǒng)的能力，為以后從事有關(guān)數(shù)字電子系統(tǒng)方面的設(shè)計(jì)和研究開發(fā)工作打下基礎(chǔ)。</p><p><b>　　1.2實(shí)驗(yàn)前預(yù)習(xí)</b></p><p>　　每次實(shí)驗(yàn)前，學(xué)生須仔細(xì)

12、閱讀本實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容，明確實(shí)驗(yàn)?zāi)康暮蛯?shí)驗(yàn)內(nèi)容；明確實(shí)驗(yàn)原理與步驟；復(fù)習(xí)與實(shí)驗(yàn)內(nèi)容有關(guān)的理論知識；預(yù)習(xí)儀器設(shè)備的使用方法、操作規(guī)程及注意事項(xiàng)。</p><p><b>　　1.3設(shè)計(jì)環(huán)境</b></p><p>　　QuartusⅡ簡介</p><p>　　QuartusⅡ是Altera公司提供的FPGA/CPLD集成開發(fā)軟件，Altera

13、是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusⅡ在21世初推出，是Altera全一代FPGA/CPLD集成開發(fā)軟件MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在QuartusⅡ上可以完成設(shè)計(jì)輸入、HDL綜合、布新布局(適配)、仿真和選擇以及硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境,使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、開始處理和器件編程。</p><p>　　QuartusⅡ提供了完整的

14、多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需求，也是單片機(jī)可編程系統(tǒng)(SoPC)設(shè)計(jì)的綜合環(huán)境和SoPC開發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。QuartusⅡ設(shè)計(jì)完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。QuartusⅡ與可用利用第三方的綜合工具(如Leonardo Spectrum、Synplify Pro、FPGA Complier II)，并

15、能直接調(diào)用這些工具。</p><p>　　同樣 QuartusⅡ具備仿真功能，同時(shí)支持第三方的仿真工具(如ModelSin)。此外， QuartusⅡ與MATLAB和DSP Builder結(jié)合，可用進(jìn)行基于FPAG的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的工具EDA工具。</p><p>　　二、4位全加器的設(shè)計(jì)實(shí)現(xiàn)過程</p><p><b>　　2.1半

16、加器的設(shè)計(jì)</b></p><p>　　2.1.1一位半加器真值表</p><p>　　表3-1一位半加器真值表</p><p>　　2.1.2一位半加器原理圖：</p><p>　　在MAX+plus II工具軟件的元件庫中已經(jīng)有與門、或門、與非門和異或門等元件，在設(shè)計(jì)中可直接調(diào)用這些元件，實(shí)現(xiàn)電路設(shè)計(jì)。</p>

17、<p><b>　　原理圖如下：</b></p><p>　　圖1 半加器原理圖</p><p>　　在元件選擇對話框的符號庫“Symbol Libraries”欄目中，用鼠標(biāo)雙擊基本元件庫文件夾“d:\maxplus2\max2lib\prim”后，在符號文件“Symbol Files”欄目中列出了該庫的基本元件的元件名，例如and2(二輸入端的與門)、

18、xor(異或門)、VCC(電源)、input(輸入)和output(輸出)等。在元件選擇對話框的符號名“Symbol Name”欄目內(nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到其他元件符號。</p><p>　　2、編輯半加器的原理圖</p><p>　　半加器邏輯電路圖如圖1所示，它由1個(gè)異或

19、門和1個(gè)與門構(gòu)成，a、b是輸入端，SO是和輸出端，CO是向高位的進(jìn)位輸出端。</p><p>　　在元件選擇對話框的符號名“Symbol Name”欄目內(nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到與門及輸入端和輸出端的元件符號。用鼠標(biāo)雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以進(jìn)行名稱修改，用這種方法把兩個(gè)輸入端的

20、名稱分別更改為“a”和“b”，把兩個(gè)輸出端的名稱分別更改為“SO”和“CO”，然后按照圖1所示的半加器邏輯電路的連接方式，用鼠標(biāo)將相應(yīng)的輸入端和輸出端及電路內(nèi)部連線連接好，并以“h_adder．gdf”(注意后綴是．gdf)為文件名，存在自己建立的工程目錄d:\myeda\mygdf內(nèi)。進(jìn)行存盤操作時(shí)，系統(tǒng)在彈出的存盤操作對話框中，自動保留了上一次存盤時(shí)的文件名和文件目錄，不要隨意單擊“OK”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正

21、確的工程目錄后，才能單擊“OK”按鈕存盤，這是上機(jī)實(shí)驗(yàn)時(shí)最容易忽略和出錯(cuò)的地方。 </p><p>　　3、編譯設(shè)計(jì)圖形文件</p><p><b>　　4、生成元件符號 </b></p><p>　　5、功能仿真設(shè)計(jì)文件</p><p>　　仿真，也稱為模擬(Simulation)；是對電路設(shè)計(jì)的一種間接的檢測方

22、法。對電路設(shè)計(jì)的邏輯行為和功能進(jìn)行模擬檢測，可以獲得許多設(shè)計(jì)錯(cuò)誤及改進(jìn)方面的信息。對于大型系統(tǒng)的設(shè)計(jì)，能進(jìn)行可靠、快速、全面的仿真尤為重要。</p><p><b>　?、?建立波形文件</b></p><p>　　進(jìn)行仿真時(shí)需要先建立仿真文件。在Max+p1us II環(huán)境執(zhí)行“File”的“New”命令，再選擇彈出的對話框中的Waveform Editor fi1e

23、項(xiàng)，波形編輯窗口即被打開。</p><p><b>　?、?輸入信號節(jié)點(diǎn) </b></p><p>　　在波形編輯方式下，執(zhí)行“Node”的“Nodes from SNF”命令，彈出輸入節(jié)點(diǎn)“Enter Nodes from SNF”對話框，在對話框中首先單擊“List”按鈕，這時(shí)在對話框左邊的“Available Nodes＆Groups” (可利用的節(jié)點(diǎn)與組)框中

24、將列出該設(shè)計(jì)項(xiàng)目的全部信號節(jié)點(diǎn)。若在仿真中只需要觀察部分信號的波形，則首先用鼠標(biāo)將選中的信號名點(diǎn)黑，然后單擊對話框中間的“=>”按鈕，選中的信號即進(jìn)入到對話框右邊的“Selected Nodes＆Groups”(被選擇的節(jié)點(diǎn)與組)框中。如果需要?jiǎng)h除“被選擇的節(jié)點(diǎn)與組”框中的節(jié)點(diǎn)信號，也可以用鼠標(biāo)將其名稱點(diǎn)黑，然后單擊對話框中間的“<="按鈕。節(jié)點(diǎn)信號選擇完畢后，單擊“OK”按鈕即可。</p><

25、p><b>　?、?設(shè)置波形參量</b></p><p>　　在波形編輯對話框中調(diào)入了半加器的所有節(jié)點(diǎn)信號后，還需要為半加器輸入信號a和b設(shè)定必要的測試電平等相關(guān)的仿真參數(shù)。如果希望能夠任意設(shè)置輸入電平位置或設(shè)置輸入時(shí)鐘信號的周期，可以在Options選項(xiàng)中，取消網(wǎng)格對齊Snap to Grid的選擇(取消鉤)。</p><p>　?、?設(shè)定仿真時(shí)間寬度 <

26、;/p><p>　　在仿真對話框，默認(rèn)的仿真時(shí)間域是1μS。如果希望有足夠長的時(shí)間觀察仿真結(jié)果，可以選擇“File”命令菜單中的“End Time”選項(xiàng)，在彈出的“End Time”對證框中，填入適當(dāng)?shù)姆抡鏁r(shí)間域(如5μS)即可。</p><p><b>　?、?加入輸入信號</b></p><p>　　為輸入信號a和b設(shè)定測試電平的方法及相關(guān)操作

27、如教材圖2.1.3所示，利用必要的功能鍵為a和b加上適當(dāng)?shù)碾娖剑员惴抡婧竽軠y試so和co輸出信號。</p><p><b>　　⑥ 波形文件存盤</b></p><p>　　以“h_adder．scf”(注意后綴是．scf)為文件名，存在自己建立的工程目錄d:\myeda\mygdf內(nèi)。在波形文件存盤時(shí)，系統(tǒng)將本設(shè)計(jì)電路的波形文件名自動設(shè)置為“h_adder.scf

28、”，因此可以直接單擊確定按鈕。</p><p><b>　?、?進(jìn)行仿真</b></p><p>　　波形文件存盤后，執(zhí)行“Max+p1us II”選項(xiàng)中的仿真器“Simulator”命令，單擊彈出的“仿真開始”對話框中的“Start”按鈕，即可完成對半加器設(shè)計(jì)電路的仿真，可通過觀察仿真波形進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。</p><p>　　半加器波

29、形顯示如下圖：</p><p><b>　　半加器波形</b></p><p>　　2.2 1位全加器的設(shè)計(jì)</p><p>　　1、編輯1位全加器的原理圖</p><p>　　1位全加器可以用兩個(gè)半加器及一個(gè)或門連接而成。其原理圖如圖1所示。</p><p>　　在Quartus7.2圖形編輯

30、方式下，在用戶目錄中找到自己設(shè)計(jì)的半加器元件h_adder，并把它調(diào)入原理圖編輯框中（調(diào)入兩個(gè)），另外從d:\maxplus2\max2lib\prim元件庫中調(diào)出一個(gè)兩輸入端的或門，并加入相應(yīng)的輸入和輸出元件，按照圖1所示電路連線，得到1位全加器電路的設(shè)計(jì)結(jié)果。電路中的a和b是兩個(gè)1位二進(jìn)制加數(shù)輸入，cin是低位來的進(jìn)位輸入，sum是和輸出，cout是向高位進(jìn)位輸出。</p><p>　　2、設(shè)計(jì)文件存盤與編譯

31、</p><p>　　完成1位全加器電路原理圖的編輯后，以f_adder．gdf為文件名將1位全加器電路原理圖設(shè)計(jì)文件保存在工程目錄中，“.gdf”表示圖形文件。進(jìn)行存盤操作時(shí)，系統(tǒng)在彈出的存盤操作對話框中，自動保留了上一次存盤時(shí)的文件名和文件目錄，操作者不要隨意單擊“OK”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是初學(xué)者上機(jī)實(shí)驗(yàn)時(shí)最容易忽略和出錯(cuò)的地方。</

32、p><p>　　圖1 1位全加器原理圖</p><p><b>　　3、仿真設(shè)計(jì)文件</b></p><p>　　在Quartus7.2波形編輯方式下，編輯f_adder．gdf的波形文件，并完成輸入信號a、b和cin輸入電平的設(shè)置。波形文件編輯結(jié)束后也要將波形文件保存在工程目錄中，在存盤操作時(shí)，系統(tǒng)會自動將當(dāng)前設(shè)計(jì)的文件名作為波形文件名，并以.

33、scf為文件類型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接單擊“OK”按鈕結(jié)束波形文件的存盤操作。</p><p>　　波形文件存盤后，執(zhí)行啟動仿真器“Simulator”命令開始仿真，可通過觀察仿真波形進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。</p><p>　　1位全加器波形如下圖：</p><p><b>　　1位全加器波形</b

34、></p><p>　　2.3 4位全加器的設(shè)計(jì)</p><p>　　4位加法器的設(shè)計(jì)中，全加器成為底層文件ain[3..0]和bin[3..0]是兩個(gè)4位二進(jìn)制輸入端，cin是低位來得進(jìn)位輸入端，sum[3..0]是4位和輸出端，cout是向高位進(jìn)位的輸出端。原理圖如圖2所示。</p><p>　　圖2 4位加法器原理圖</p><

35、p><b>　　4位全加器波形</b></p><p><b>　　三、心得體會</b></p><p>　　緊張的課程設(shè)計(jì)接近了尾聲,通過這次有關(guān)于EDA技術(shù)的課程設(shè)計(jì)的學(xué)習(xí)與應(yīng)用，我基本了解了EDA技術(shù)的相關(guān)應(yīng)用，也掌握了EDA設(shè)計(jì)的相關(guān)軟件Quartus7.2的最基礎(chǔ)的使用方法，豐富了我們的設(shè)計(jì)手段，也讓我了解了更多的仿真方法。<

36、;/p><p>　　在上機(jī)操作的過程中，剛開始我們遇到了很多的困難，對軟件的不熟悉以及對原理掌握的不透徹，使得剛開始的時(shí)候舉步維艱，但是經(jīng)過對最簡單的模型的設(shè)計(jì)及仿真練習(xí)過后，我們基本掌握了軟件的使用方法，再根據(jù)我們所學(xué)習(xí)過的數(shù)電模電的知識將四位全加器的原理圖做出來之后，通過軟件仿真及對各個(gè)參數(shù)的設(shè)置，我們不斷調(diào)試仿真出來的波形，是全加器的仿真達(dá)到最佳效果。這期間我們也了解到，雖然軟件的仿真功能很強(qiáng)大，但是還是需要操

37、作人員仔細(xì)的進(jìn)行觀察及調(diào)試的，否則也容易出現(xiàn)仿真錯(cuò)誤。</p><p>　　這次的課程設(shè)計(jì)開闊了我們的視野，使我們了解了更多的專業(yè)方面的實(shí)際應(yīng)用，在生產(chǎn)應(yīng)用方面的用處等，以及專業(yè)方面的發(fā)展方向等……隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、工業(yè)自動化、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，EDA技術(shù)的含量正以驚人的速度上升，它已成為當(dāng)今電子技術(shù)發(fā)展的前沿之一?！DA技術(shù)發(fā)展迅猛，完全可以用日新