課程設(shè)計--四位二進制加減法器

1、<p>　　組合邏輯電路課程設(shè)計</p><p>　　之四位二進制加減法器</p><p><b>　　摘要:</b></p><p>　　加法器即是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進位數(shù)為輸入，而和數(shù)與進位為輸出則為全加器。對于4位的二進制加法，相關(guān)的有五個的量：1，被加數(shù)

2、A，2，被加數(shù)B，3，前一位的進位CIN，4，此位二數(shù)相加的和S，5，此位二數(shù)相加產(chǎn)生的進位COUT。前三個量為輸入量，后兩個量為輸出量，五個量均為4位.</p><p>　　本文采用4位二進制并行加法器原理，選擇74LS283，74LS283是4位二進制先行進位加法器，它只用了幾級邏輯來形成,并連接幾個異或門，由其構(gòu)成4位二進制加法器/減法器，并用Verilog HDL進行仿真。</p><

3、p><b>　　關(guān)鍵字:</b></p><p>　　全加器,異或門,74LS283, verilog,加法/減法功能.</p><p><b>　　總的電路設(shè)計</b></p><p><b>　　一.硬件電路的設(shè)計</b></p><p>　　本電路74LS283為核

4、心元件,其邏輯符號為</p><p>　　全加器由加位輸入X和Y,還有進位輸入CIN,3個輸入的范圍是0~3,可以用兩個輸出位表示.S(全加和)和COUT(送給高位的進位).滿足下面等式.</p><p>　　實現(xiàn)全加器的電路圖如下</p><p>　　本電路還需要4個異或門,要實現(xiàn)加法器和減法器的雙重功能,需要有選擇功能端,設(shè)A為四位二進制被加數(shù),B為二進制被減數(shù)

5、.當(dāng)使能端為0時,電路實現(xiàn)加法運算,當(dāng)使能端為1時電路實現(xiàn)減法運算.</p><p><b>　　電路原理圖如下</b></p><p>　　1.Multisim原理圖</p><p>　　2.MAX plus2原理圖</p><p><b>　　仿真實例如下</b></p><

6、p>　　當(dāng)A口輸入為0011,B口輸入為0001,使能端為0時.輸出為0100.電路圖如下</p><p>　　當(dāng)A口輸入為0011,B口輸入為0001,使能端輸入為1時.輸出為0010.電路圖如下</p><p>　　本電路實現(xiàn)加法器的真值表如下</p><p>　　由于真值表有256行,不能一一列出.</p><p>　　本電路實現(xiàn)

7、減法器的真值表如下</p><p>　　由于真值表有256行,不能一一列出.</p><p><b>　　二.軟件程序設(shè)計</b></p><p>　　Verilog HDL語言程序</p><p>　　module b(A,B,C,D,E);</p><p>　　input[3:0] A,B;&

8、lt;/p><p><b>　　input C;</b></p><p>　　output[3:0] D;</p><p><b>　　output E;</b></p><p>　　assign {E,D}=C?(A+B):(A-B);</p><p><b>　　e

9、ndmodule</b></p><p>　　當(dāng)A口輸入為0011,B口輸入為0001,使能端輸入為0,輸出為0010,仿真圖如下.</p><p>　　當(dāng)A口輸入為0011,B口輸入為0001,使能端輸入為1時.輸出為0010.仿真圖如下</p><p><b>　　三.總結(jié)及心得體會</b></p><p&g