數(shù)電課程設(shè)計(jì)---四位二進(jìn)制同步減法計(jì)數(shù)器

1、<p><b>　　課程設(shè)計(jì)任務(wù)書</b></p><p>　　一、課程設(shè)計(jì)目的4</p><p><b>　　二、設(shè)計(jì)框圖4</b></p><p><b>　　三、設(shè)計(jì)過(guò)程5</b></p><p>　　1、ISE實(shí)現(xiàn)過(guò)程5</p><

2、p><b>　　1．1建立工程5</b></p><p><b>　　1．2調(diào)試程序6</b></p><p><b>　　1．3波形仿真8</b></p><p>　　1．4引腳鎖定與下載11</p><p>　　1．5仿真結(jié)果分析14</p>

3、<p>　　2、multisim實(shí)現(xiàn)過(guò)程14</p><p>　　2．1求驅(qū)動(dòng)方程14</p><p>　　2．2畫邏輯電路圖17</p><p>　　2．3邏輯分析儀的仿真18</p><p>　　2．4結(jié)果分析18</p><p><b>　　四、總結(jié)19</b><

4、/p><p><b>　　五、參考文獻(xiàn)19</b></p><p><b>　　一、課程設(shè)計(jì)目的</b></p><p>　　1了解同步減法計(jì)數(shù)器工作原理和邏輯功能。</p><p>　　2掌握計(jì)數(shù)器電路的分析、設(shè)計(jì)方法及應(yīng)用。</p><p>　　3.學(xué)會(huì)正確使用JK觸發(fā)器。

5、</p><p><b>　　二、設(shè)計(jì)框圖</b></p><p>　　輸入計(jì)數(shù)脈沖CP 四位二進(jìn)制 輸出計(jì)數(shù)結(jié)果 </p><p><b>　　減法計(jì)數(shù)器</b></p><p>　　由題目可知，無(wú)效狀態(tài)為0000,0001,0011,0100根據(jù)二進(jìn)制遞減計(jì)數(shù)的規(guī)律，可看出

6、狀態(tài)圖如圖2.1所示。</p><p>　　0010 1111 1110 1101 1100 1011 1010</p><p>　　0101 0110 0111 1000 1001</p><p><b>　　狀態(tài)圖</b

7、></p><p><b>　　三、設(shè)計(jì)過(guò)程</b></p><p><b>　　1、ISE實(shí)現(xiàn)過(guò)程</b></p><p><b>　　1．1建立工程</b></p><p>　　File——〉New Project>>Project Name：count

8、2>>Project Location：工程保存的位置>>next——>……——>next直至finish。</p><p><b>　　建立工程</b></p><p><b>　　1．2調(diào)試程序</b></p><p>　　右擊xc95108-15pc84，選New Source，再

9、選VHDL Module后，填加文件名（File name：count2）——〉next——〉finish。</p><p><b>　　添加VHDL文件</b></p><p><b>　　寫入如下程序后保存</b></p><p>　　LIBRARY IEEE; </p><p>　　US

10、E IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　entity count2 is</p><p>　　PORT (cp , r: INSTD_LOGIC;</p><p>　　q: OUT STD_LOGIC_VEC

11、TOR(3 DOWNTO 0) );</p><p>　　END count2;</p><p>　　ARCHITECTURE Behavioral OF count2 IS</p><p>　　SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;</p><p><b>　　BEGIN<

12、/b></p><p>　　PROCESS (cp,r) </p><p><b>　　BEGIN</b></p><p>　　IF r='0' then count<="1111";</p><p>　　ELSIF cp'EVENT AND cp=

13、9;1' THEN </p><p>　　IF count="0101" THEN count <="0010";</p><p>　　ELSIF count="0010" THEN count <="1111";</p><p>　　ELSE cou

14、nt <= count -1;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　q<= count;</p><p>　　END

15、Behavioral;</p><p>　　雙擊Implement Design（或右鍵Run），運(yùn)行程序</p><p><b>　　調(diào)試成功顯示如下</b></p><p><b>　　1．3波形仿真</b></p><p>　　回到count2.vhd界面，右鍵點(diǎn)擊count2 - Behav

16、ioral（count2.vhd）,選New Source——〉Test Bench WaveForm——〉File Name：test( 測(cè)試波形文件名),next(連接count2) ——next〉——〉finish</p><p>　　將Initial length of test beach改成 1000</p><p>　　將仿真波形設(shè)置成如圖（r一直等于1）</p

17、><p>　　左側(cè)Sources for 欄內(nèi)選擇Behavioral Simulation，選擇test ，打開Processes下的Xilinx ISE Simulator如圖</p><p>　　點(diǎn)擊Simulate Behavioral Model（或右鍵RUN）運(yùn)行仿真波形</p><p>　　運(yùn)行完成后將出現(xiàn)如下時(shí)序圖</p><p>

18、;<b>　　時(shí)序圖如圖</b></p><p>　　1．4引腳鎖定與下載</p><p>　　左上側(cè)Source for選項(xiàng)中選擇Synthesis/Implementation，左下側(cè)Processes——〉User Constraints——〉A(chǔ)ssign Package Pins分配引腳：Cp-key1,r-sw1,q3-L1,q2-L2,q1-L3,q0-L

19、4。點(diǎn)擊保存，OK。</p><p>　　回到ISE ：Processes——〉Implement Design——〉Optional Implementation Tools——〉雙擊Lock Pins鎖定引腳</p><p>　　Processes——〉Implement Design——〉雙擊Generate Programming File——〉Configure Device（i

20、MPACT），默認(rèn)JTAG，finishi，v1.jed ——〉Open</p><p>　　右鍵點(diǎn)綠——〉Progaram——〉OK，結(jié)束下載。（調(diào)試時(shí)sw向下是1；燈滅為1）</p><p><b>　　1．5仿真結(jié)果分析</b></p><p>　　因?yàn)轭}目是四位二進(jìn)制減法計(jì)數(shù)器（缺0000,0001,0011,0100），</p&

21、gt;<p>　　所以計(jì)數(shù)器是從4直接跳變成2，再?gòu)?跳變成15，即0100到0010到1111，其余的數(shù)正常跳變，而根據(jù)波形仿真圖可以十分清楚地看出波形跳變過(guò)程，符合開始的設(shè)計(jì)框圖。</p><p>　　2、multisim實(shí)現(xiàn)過(guò)程</p><p><b>　　2．1求驅(qū)動(dòng)方程</b></p><p><b>　　選擇

22、觸發(fā)器</b></p><p>　　選用由于JK觸發(fā)器功能齊全、使用靈活，在這里選用4個(gè)CP下降沿觸發(fā)的邊沿JK觸發(fā)器。</p><p>　　求時(shí)鐘方程、狀態(tài)方程</p><p><b>　　求時(shí)鐘方程</b></p><p>　　采用同步方案，故取CP0=CP1=CP2=CP3=CP。CP是整個(gè)要設(shè)計(jì)的時(shí)序

23、電路的輸入時(shí)鐘脈沖。</p><p><b>　　求狀態(tài)方程</b></p><p>　　由圖2.1所示狀態(tài)圖可直接畫出如圖2.3所示電路次態(tài)的卡諾圖，再分解開便可以得到如圖2.4所示各觸發(fā)器的卡諾圖。</p><p>　　圖2.3 次態(tài)的卡諾圖</p><p><b>　　(a)</b></

24、p><p><b>　　(b)</b></p><p><b>　　(c)</b></p><p><b>　　(d)</b></p><p>　　圖2.4 各觸發(fā)器的卡諾圖</p><p><b>　　根據(jù)卡諾圖得到：</b><

25、/p><p><b>　　3求驅(qū)動(dòng)方程</b></p><p>　　JK觸發(fā)器的特性方程為</p><p>　　與特性方程做比較，可得</p><p><b>　　2．2畫邏輯電路圖</b></p><p>　　根據(jù)所選用的觸發(fā)器和時(shí)鐘方程、輸出方程、驅(qū)動(dòng)方程，便可以畫出如圖2.

26、5所示的邏輯電路圖。</p><p>　　圖2.5 邏輯電路圖</p><p>　　2．3邏輯分析儀的仿真</p><p><b>　　2．4結(jié)果分析 </b></p><p>　　四位二進(jìn)制減法計(jì)數(shù)器（缺0000,0001,0011,0100），在multisim中，計(jì)數(shù)器從5直接跳變成2，再?gòu)?直接跳變成15，即01

27、01到0010到1111······，其余的數(shù)正常跳變，小燈根據(jù)數(shù)字的變化有規(guī)律地亮滅，例如，當(dāng)計(jì)數(shù)器減到0010時(shí)，會(huì)出現(xiàn)以下現(xiàn)象：從左數(shù)第三個(gè)小燈是亮的，其余的燈是滅的。而且時(shí)序圖會(huì)按照設(shè)計(jì)的那樣進(jìn)行，類似于ISE的仿真波形圖。</p><p><b>　　四、總結(jié)</b></p><p>　　1.實(shí)驗(yàn)中

28、遇到的問(wèn)題：</p><p>　　（1）使用ISE仿真時(shí)仿真波形圖是正確的，時(shí)序圖也沒有問(wèn)題，但是下載到芯片上時(shí)發(fā)現(xiàn)結(jié)果和預(yù)期相差大，且led亮滅無(wú)規(guī)律，經(jīng)檢查程序無(wú)任何問(wèn)題，經(jīng)過(guò)研究發(fā)現(xiàn)是電路板按鍵在按下時(shí)會(huì)出現(xiàn)抖動(dòng)（不穩(wěn)定的狀態(tài)），導(dǎo)致芯片識(shí)別出好幾次的時(shí)鐘信號(hào)。</p><p>　　(2) 使用multisim邏輯分析儀時(shí)不能產(chǎn)生正確的波形。</p><p>

29、<b>　　2.解決辦法：</b></p><p>　?。?）在引腳綁定時(shí)更換其他按鍵后，結(jié)果正常顯示</p><p>　?。?）將邏輯分析儀的時(shí)鐘調(diào)節(jié)至外部時(shí)鐘，再將邏輯分析儀的時(shí)鐘引腳于JK觸發(fā)器的時(shí)鐘引腳相連后，產(chǎn)生正確的波形圖</p><p>　　這個(gè)過(guò)程讓我明白了做實(shí)驗(yàn)必須要先熟悉軟件和硬件的使用，就算理論知識(shí)學(xué)的再好，計(jì)算的再正確，

30、實(shí)驗(yàn)結(jié)果也未必正確，所以必須要做到認(rèn)真，嚴(yán)謹(jǐn)。</p><p><b>　　五、參考文獻(xiàn)</b></p><p>　　《數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程（第三版）》 高等教育出版社 余孟嘗編</p><p>　　《VHDL數(shù)字電路設(shè)計(jì)教程》 電子工業(yè)出版社 佩德羅尼 著 </p><p>　　《數(shù)字邏輯