數(shù)字集成電路的設計流程

1、數(shù)字集成電路的設計流程,設計輸入：以電路圖或HDL語言的形式形成電路文件；輸入的文件經(jīng)過編譯后，可以形成對電路邏輯模型的標準描述；邏輯仿真（功能仿真）：對如上形成的邏輯描述加入輸入測試信號，檢查輸出信號是否滿足設計要求；在此沒有考慮任何時間關系，只是檢測邏輯是否有錯；,數(shù)字集成電路的設計流程,系統(tǒng)分割（設計綜合）：采用特定的設計方法分解實現(xiàn)電路模型，得到電路實際采用的邏輯單元及其相互連接形式；在GA設計時，電路會分割為2-3輸入的邏輯

2、單元，在FPGA設計中，分割為4輸入邏輯單元,而采用CPLD設計時，則分割為更大的邏輯單元。,數(shù)字集成電路的設計流程,系統(tǒng)分割（設計綜合）：采用特定的設計方法分解實現(xiàn)電路模型，得到電路實際采用的邏輯單元及其相互連接形式；在GA設計時，電路會分割為2-3輸入的邏輯單元，在FPGA設計中，分割為4輸入邏輯單元,而采用CPLD設計時，則分割為更大的邏輯單元。,數(shù)字集成電路的設計流程,前仿真：采用綜合出的電路結構，對每個邏輯單元添加上對應的時間

3、延遲信息；在此基礎上進行仿真，檢測電路是否存在邏輯或時序錯誤；電路的布局，定位與布線：對于通過前仿真的電路系統(tǒng)，從全局到局部，進行每個單元的定位以及相關的連線安排；,數(shù)字集成電路的設計流程,電路參數(shù)提?。焊鶕?jù)連線的具體長度和負載程度，提取每一根連線的電阻/電容參數(shù)，得到相應的時間延遲信息；后仿真：將提取的連線參數(shù)代入到電路中，在此基礎上進行仿真，檢測電路是否存在邏輯或時序錯誤；,數(shù)字集成電路的設計流程,CAD階段(20世紀60- 8

4、0年代初期) 利用計算機輔助進行IC版圖編輯、PCB布局布線，取代手工操作。出現(xiàn)大量的軟件工具產(chǎn)品。 由于各公司獨立開發(fā)，設計各階段的軟件彼此獨立，不能進行系統(tǒng)級的仿真與綜合，不利于復雜系統(tǒng)設計。,電子系統(tǒng)設計的自動化過程,CAE階段(80年代到90年代初期) 各種設計工具，如原理圖輸入、編譯與鏈接、邏輯模擬、測試碼生成、版圖自動布局以及各種單元庫均已齊全?？梢杂蒖TL級開始，實現(xiàn)從設計輸入到版圖輸出的全過程設計自動化。

5、 各種底層文本設計語言開始涌現(xiàn)。,電子系統(tǒng)設計的自動化過程,EDA階段(20世紀90年代以后)開始追求貫徹整個設計過程的自動化，硬件描述語言(HDL)已經(jīng)成為廣泛使用的標準，設計的工具也已經(jīng)相對成熟，從設計輸入、邏輯綜合到各層次的仿真工具都已具備比較完善的性能。設計者可將精力集中于創(chuàng)造性的方案與概念的構思上。,電子系統(tǒng)設計的自動化過程,在邏輯設計階段，針對設計的輸入編輯、仿真和綜合過程，需要使用必要的軟件工具進行支持；這種設計

6、工具主要可以分為兩類： 一類是由PLD的制造商推出的針對特定器件的設計工具；另一類是由專業(yè)軟件公司推出的針對特定用途的設計工具。,數(shù)字集成電路的設計工具,由PLD的制造商推出，例如Altera公司的Maxplus II,Quartus II，Xilinx公司的ISE等。這類工具的優(yōu)點是從設計輸入直到器件下載，設計的全過程都能在一個工具中實現(xiàn)，使用非常簡單方便；缺點是該類工具以器件綜合為目標，對于不能實現(xiàn)直接綜合的電路的行為設計不能支持

7、。,針對特定器件的設計工具,由專業(yè)的工具設計者推出，例如Synplicity公司的綜合工具Synplify, Model Technology公司的仿真工具ModelSim等。這類工具通常專業(yè)性比較強，包容性好，可以最大限度地兼容HDL語言的各種描述，適應從抽象到具體的各種設計方式。缺點是其專用性比較強，使用的簡便性不及第一類。,針對特定用途的設計工具,仿真工具ModelSim綜合工具Synplify 設計工具Maxplus II,

8、Quartus,關于設計工具的簡單介紹,仿真工具用于對HDL程序進行仿真，采用軟件運算形式對電路功能進行驗證；該仿真工具全面支持IEEE常見的各種硬件描述語言標準，支持語言中的各種抽象行為描述，可以用于對電路設計各階段的仿真。,HDL仿真工具：Modelsim,軟件安裝；點擊圖標，打開程序；建立項目（Project）:File/New/Project為項目命名,并確定路徑和工作庫；建立源文件：File/New/Source/VH

9、DL；例：設計一個全加器,Modelsim SE 5.5e使用要點,ENTITY fulladder IS PORT ( a ,b,ci: IN bit; co,s: OUT bit);END fulladder;ARCHITECTURE rtl OF fulladder ISBEGIN s<=a xor b xor ci; co<=(a and b) or (a and ci

10、) or (b and ci);end rtl;,Modelsim SE 5.5e使用要點,進行編輯，保存文件：命名/指定路徑；在源程序編輯窗口中對已保存的文件進行編譯，結果可以在項目窗口中看到；編譯完成后，在項目窗口中將文件添加到項目中：Project/Add File to Project；在其他工具中編譯的文件也可以直接添加到項目中。,Modelsim SE 5.5e使用要點,在項目窗口中，裝載設計項目：vsim full

11、adder；打開波形窗口：view wave *；將信號端口添加到波形窗口中：add wave *；對各輸入信號進行設置：force -repeat 20 ns a 0 0 ns, 1 10 nsforce -repeat 40 ns b 0 0 ns, 1 20 nsforce -repeat 80 ns ci 0 0 ns, 1 40 ns,Modelsim SE 5.5e使用要點,設置完畢后，在波形窗口中進行仿真并觀察結果

12、；仿真完畢后，可以執(zhí)行quit –sim 命令退出仿真；,Modelsim SE 5.5e使用要點,Modelsim SE 5.5e使用要點,在上述仿真中，沒有考慮延遲時間，輸入變化與輸出變化發(fā)生在同一時刻，這屬于邏輯仿真。如果考慮器件的時間延遲，可以將源程序中的信號賦值語句改為如下形式： s<=a xor b xor ci after 7 ns; co<=(a and b) or (a and ci) or (