數(shù)字集成電路測(cè)試壓縮方法研究.pdf

1、隨著芯片設(shè)計(jì)向深亞微米工藝的推進(jìn)，數(shù)字IC的設(shè)計(jì)技術(shù)水平越來越高，特征尺寸越來越小，集成密度越來越大。IC制造能力的不斷攀升對(duì)IC測(cè)試提出了更大的挑戰(zhàn)。為了保證高質(zhì)量的IC產(chǎn)品，要在產(chǎn)品制造之前對(duì)其進(jìn)行測(cè)試，因?yàn)樗潜ＷCIC成品率的一個(gè)重要途徑。已提出的各種設(shè)計(jì)方法使得測(cè)試數(shù)據(jù)量極其龐大，而現(xiàn)有的測(cè)試設(shè)備的速度、存儲(chǔ)容量和I/O通道的處理能力滿足不了測(cè)試需求，從而成為限制高質(zhì)量測(cè)試的瓶頸。因此研究新型有效的數(shù)字集成電路測(cè)試生成、測(cè)試壓縮

2、算法具有十分重要的理論價(jià)值和實(shí)際意義。 本文總結(jié)了近年來時(shí)延測(cè)試領(lǐng)域的研究成果，重點(diǎn)分析了測(cè)試數(shù)據(jù)壓縮技術(shù)，討論了各種方法的優(yōu)缺點(diǎn)。IC制造工藝向深亞微米的推進(jìn)帶來許多新問題，如串?dāng)_問題、定時(shí)問題等等，針對(duì)解決這些問題的新測(cè)試方法又大大提高了測(cè)試成本。近幾年為了降低測(cè)試成本，提高測(cè)試效率，提出了各種各樣的測(cè)試壓縮算法，這些算法可以很好的提高測(cè)試壓縮效率，這些方法大都需要額外的硬件電路。本文給出了一種基于掃描鏈隱藏技術(shù)和X一壓縮的

3、多掃描電路的測(cè)試壓縮方法—全方位的測(cè)試壓縮方法。該方法采用可變寬度的掃描鏈解壓縮方法對(duì)測(cè)試輸入進(jìn)行解壓縮，并且測(cè)試響應(yīng)結(jié)合了x-壓縮的優(yōu)點(diǎn)，測(cè)試響應(yīng)整合器最小化故障被屏蔽的概率，掃描鏈的結(jié)構(gòu)采取廣播掃描模式，在此基礎(chǔ)上對(duì)其改進(jìn)使其可同時(shí)處理取值相反的觸發(fā)器。并行模式可處理取值相同的測(cè)試向量以及與已有的測(cè)試向量的對(duì)應(yīng)位互為反值的測(cè)試向量。串行模式可進(jìn)一步處理剩余的緊湊的測(cè)試向量值，由于并行部分采用反相器可實(shí)現(xiàn)觸發(fā)器復(fù)用，從而降低了硬件開銷