位同步信號提取電路功能模塊的設(shè)計與建模課程設(shè)計

1、<p><b>　　課 程 設(shè) 計</b></p><p>　　2015年 12 月 31 日</p><p><b>　　課程設(shè)計任務(wù)書</b></p><p>　　學(xué)生姓名： 專業(yè)班級： </p><p>　　指導(dǎo)教師：

2、工作單位： 信息工程學(xué)院 </p><p>　　題 目: 位同步信號提取電路功能模塊的設(shè)計與建模 </p><p><b>　　初始條件：</b></p><p>　?。?）MAX PLUSII、Quartus II、ISE等軟件；</p>&l

3、t;p>　?。?）課程設(shè)計輔導(dǎo)書：《通信原理課程設(shè)計指導(dǎo)》</p><p>　?。?）先修課程：數(shù)字電子技術(shù)、模擬電子技術(shù)、電子設(shè)計EDA、通信原理。</p><p>　　要求完成的主要任務(wù): （包括課程設(shè)計工作量及其技術(shù)要求，以及說明書撰寫等具體要求）</p><p>　?。?）課程設(shè)計時間：一周；</p><p>　?。?）課程設(shè)計

4、題目：位同步信號提取電路功能模塊的設(shè)計與建模；</p><p>　　（3）本課程設(shè)計統(tǒng)一技術(shù)要求：按照要求題目進(jìn)行邏輯分析，掌握鎖相法，畫出實現(xiàn)電路原理圖，設(shè)計出各模塊邏輯功能，編寫VHDL語言程序，上機調(diào)試、仿真，記錄實驗結(jié)果波形，對實驗結(jié)果進(jìn)行分析； </p><p>　　（4）課程設(shè)計說明書按學(xué)?！罢n程設(shè)計工作規(guī)范”中的“統(tǒng)一書寫格式”撰寫，并標(biāo)明參考文獻(xiàn)至少5篇；</p>

5、;<p>　?。?）寫出本次課程設(shè)計的心得體會（至少500字）。</p><p><b>　　時間安排：第17周</b></p><p>　　參考文獻(xiàn)：段吉海.數(shù)字通信系統(tǒng)建模與設(shè)計.北京：電子工業(yè)出版社，2004 </p><p>　　江國強.EDA技術(shù)與應(yīng)用. 北京：電子工業(yè)出版社，2010 </p><p

6、>　　John G. Proakis.Digital Communications. 北京：電子工業(yè)出版社，2011</p><p>　　指導(dǎo)教師簽名： 年 月 日</p><p>　　系主任（或責(zé)任教師）簽名： 年 月 日</p><p><b>　　目錄

7、</b></p><p><b>　　摘 要1</b></p><p>　　Abstract2 </p><p>　　1 Quartus II軟件介紹3</p><p><b>　　2 設(shè)計原理4</b></p><p>　　2.1位同步原理4</

8、p><p>　　2.2 數(shù)字鎖相環(huán)的原理與方框圖5</p><p><b>　　3 設(shè)計思路6</b></p><p><b>　　4電路仿真8</b></p><p>　　4.1 碼型變換模塊8</p><p>　　4.2 鑒相模塊10</p><

9、p>　　4.3 控制調(diào)節(jié)模塊11</p><p>　　5總電路圖與運行結(jié)果12</p><p>　　5.1總電路圖12</p><p>　　5.2 仿真總結(jié)13</p><p><b>　　6心得體會16</b></p><p><b>　　參考文獻(xiàn)17</b&g

10、t;</p><p><b>　　附錄18</b></p><p>　　分頻器VHDL語言程序18</p><p>　　移位寄存器VHDL語言程序19</p><p>　　本科生課程設(shè)計成績評定表24</p><p><b>　　摘要</b></p>&

11、lt;p>　　同步是通信系統(tǒng)中一個非常重要的實際問題。在同步通信系統(tǒng)中,同步系統(tǒng)性能的降低會導(dǎo)致通信系統(tǒng)性能的降低,甚至使通信系統(tǒng)不能正常工作，故位同步提取是一個十分重要的課題，實現(xiàn)位同步的方法主要有外同步法和自同步法兩種。目前，在數(shù)字通信系統(tǒng)中，常采用數(shù)字鎖相法來提取位同步信號。位同步鎖相法的基本原理是在接收端利用鑒相器比較接收碼元和本地時鐘產(chǎn)生的位同步信號的相位,若兩者不一致(超前或滯后) ,鑒相器就產(chǎn)生誤差信號,并通過控制器

12、調(diào)整位同步信號的相位,直至獲得準(zhǔn)確的位同步信號為止。在本次課程設(shè)計中，我們根據(jù)鎖相環(huán)位同步提取技術(shù)的原理,并用VHDL 語言編程實現(xiàn),在Quartus II下編譯仿真通過,給出仿真波形圖。經(jīng)分析該設(shè)計穩(wěn)定可靠,且能夠完成要求。</p><p>　　關(guān)鍵詞：位同步；數(shù)字鎖相環(huán)； Quartus II</p><p><b>　　Abstract</b><

13、/p><p>　　Synchronization is a very important practical problem in the communication system. In the communication system ,synchronous system function′s lower will cause communication system function to lower ,ev

14、en making the communication system can′t work normally. Therefore ,a bit synchronous extraction is a very important topic，To achieve a synchronized method mainly has two kinds of external synchronization method and the s

15、ynchronization method.At present, digital phase locking method is often used to</p><p>　　Key words: Bit synchronization ;DPL ; Quartus II</p><p>　　1 Quartus II軟件介紹</p><p>　　Qua

16、rtus II 即可編程邏輯器件開發(fā)軟件，是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）</p><p>　　等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II可以在XP、Linux以及Uni

17、x上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builde

18、r工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持</p><

19、;p><b>　　2 設(shè)計原理</b></p><p><b>　　2.1位同步原理</b></p><p>　　數(shù)據(jù)通信雙方的計算機在時鐘頻率上存在差異，而這種差異將導(dǎo)致不同的計算機的時鐘周期的微小誤差。盡管這種差異是微小的，但在大量的數(shù)據(jù)傳輸過程中，這種微小誤差的積累足以造成傳輸?shù)腻e誤。因此，在數(shù)據(jù)通信中，首先要解決的是收發(fā)雙方計算機的

20、時鐘頻率的一致性問題。一般方法是，要求接收端根據(jù)發(fā)送端發(fā)送數(shù)據(jù)的起止時間和時鐘頻率，來校正自己的時間基準(zhǔn)和時鐘頻率，這個過程叫位同步?？梢?，位同步的目的是使接收端接收的每一位信息都與發(fā)送端保持同步。目前實現(xiàn)位同步的方法主要有外同步法和自同步法兩種。</p><p>　　一般而言，自同步法應(yīng)用較多。外同步法需要另外專門傳輸位同步信息。自同步法則是從信號碼元中提取其包含的位同步信息。自同步法又可以分為兩種，即開環(huán)同步

21、法和閉環(huán)同步法。開環(huán)法采用對輸入碼元做某種變換的方法提取位同步信息。閉環(huán)法則用比較本地時鐘和輸入信號的方法，將本地時鐘鎖定在輸入信號上。閉環(huán)法更為準(zhǔn)確，但是也更為復(fù)雜。位同步不準(zhǔn)確將引起誤碼率增大。</p><p>　　2.2 數(shù)字鎖相環(huán)的原理與方框圖 </p><p>　　位同步鎖相法的基本原理是在接收端利用鑒相器比較接收碼元和本地時鐘產(chǎn)生的位同步信號的相位,若兩者不一致(超前或滯后)

22、,鑒相器就產(chǎn)生誤差信號,并通過控制器調(diào)整位同步信號的相位,直至獲得準(zhǔn)確的位同步信號為止。</p><p>　　在圖2.2 中可清楚地理解添扣脈沖的原理。</p><p><b>　　3 設(shè)計思路</b></p><p>　　圖3.1 思路流程圖</p><p>　　本次課設(shè)對位同步信號采用數(shù)字鎖相環(huán)法提取，數(shù)字鎖相環(huán)的主

23、要特點是鑒相信號為數(shù)字信號，鑒相輸出也是數(shù)字信號，即環(huán)路誤差電壓是量化的，沒有模擬環(huán)路濾波器。由于數(shù)字鎖相環(huán)的輸入是經(jīng)過微分和全波整流后的信號，故這種數(shù)字鎖相環(huán)也稱為微分整流型數(shù)字鎖相環(huán)，其原理框圖如上圖所示。</p><p>　　數(shù)字鎖相器由本地晶振、分頻器、相位比較器和調(diào)節(jié)控制器所組成。其中調(diào)節(jié)控制器包括扣除脈沖和附加脈沖電路。晶振經(jīng)過整形后變?yōu)橹芷谛悦}沖,然后再送入分頻器,輸出位同步脈沖序列。若接收碼元的速

24、率為F(波特) ,則要求位同步脈沖的重復(fù)速率也為F( Hz) 。這里,晶振的的頻率設(shè)計為nF( Hz) ,整形后輸出的頻率為nF( Hz) 的窄脈沖,經(jīng)n 次分頻后就可以得到重復(fù)頻率為F( Hz) 的位同步信號。如果接收端晶振輸出經(jīng)過n 次分頻后,不能準(zhǔn)確地和碼元同頻同相就需要進(jìn)行調(diào)整。調(diào)整的原理是根據(jù)相位比較器輸出的誤差信號,通過控制器進(jìn)行調(diào)整。</p><p>　　各部分的作用如下：  碼型

25、變換器完成解調(diào)出的基帶NRZ碼到RZ碼的變換，使鑒相輸入信號X含有位同步離散譜分量。   鑒相器用于檢測信號X與輸出位同步信號（分頻輸出D）相位間的超前、滯后關(guān)系，并以量化形式提供表示實時相位誤差的超前脈沖F和滯后脈沖G，供控制調(diào)節(jié)器使用。當(dāng)分頻輸出位同步信號D相位超前與信號X時，鑒相器輸出超前脈沖F（低電平有效）；反之，則輸出滯后脈沖G（高電平有效），二者均為窄脈沖。  控制調(diào)節(jié)器的作

26、用是根據(jù)鑒相器輸出的誤差指示脈沖，在信號D與信號X沒有達(dá)到同頻與同相時調(diào)節(jié)信號D的相位。高穩(wěn)定晶振源輸出180°相位差、重復(fù)頻率為nf0的A、B兩路窄脈沖序列作為控制調(diào)節(jié)器的輸入，經(jīng)n分頻后輸出重復(fù)頻率為f0的被調(diào)位同步信號D，它與信號X在鑒相器中比相。因超前脈沖F低電平有效并作用于扣除門（與門），平時扣除門總是讓脈沖序列A通過，故扣除門為常開門，又因滯后脈沖G高電平有效并作用于附加門（與門），平時附加門總是對序列B關(guān)閉的，故

27、附加門為常閉門。當(dāng)信號D的相位超前與信號X的相位時，鑒相器輸出窄的低電平超前脈沖F，扣除門（與門）將從脈沖序列A中扣除一個窄脈沖，則n分</p><p><b>　　4電路仿真</b></p><p>　　4.1 碼型變換模塊</p><p>　　碼型變換的主要模塊為微分器微分器的建模符號如圖4.1所示，圖中a為碼元輸入；clk為時鐘輸入；ou

28、t2為微分后的碼元輸出。</p><p>　　圖4.1 微分器建模符號</p><p>　　微分器的頂層電路如圖5所示。整個微分器由異或門、與門和由D觸發(fā)器構(gòu)成的移位寄存器組成。觸發(fā)器（英語：Flip-flop, FF，臺灣譯作正反器），學(xué)名雙穩(wěn)態(tài)多諧振蕩器（Bistable Multivibrator），是一種應(yīng)用在數(shù)字電路上具有記憶功能的循序邏輯組件，可記錄二進(jìn)位制數(shù)字信號“1”和“0

29、”。觸發(fā)器是構(gòu)成時序邏輯電路以及各種復(fù)雜數(shù)字系統(tǒng)的基本邏輯單元。觸發(fā)器的線路圖由邏輯門組合而成，其結(jié)構(gòu)均由SR鎖存器派生而來（廣義的觸發(fā)器包括鎖存器）。觸發(fā)器可以處理輸入、輸出信號和時鐘頻率之間的相互影響。在本次課程設(shè)計中，我們使用了邊沿D觸發(fā)器，電平觸發(fā)的主從觸發(fā)器工作時，必須在正跳沿前加入輸入信號。如果在CP 高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在CP 觸發(fā)沿來到前一瞬間加入輸入信號。這樣，

30、輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)器。其功能是實現(xiàn)由非歸零碼向歸零碼轉(zhuǎn)換，相當(dāng)于對非歸零碼進(jìn)行微分。</p><p>　　移位寄存器具體電路組成如圖4.2所示。</p><p>　　圖4.2 微分器頂層電路圖</p><p>　　圖4.3 微分器頂層RTL模型</p><p><b

31、>　　4.2 鑒相模塊</b></p><p>　　鑒相器包括數(shù)字微分器和兩個與門。本地時鐘信號和接收碼元通過與門進(jìn)行相位比較，從超前門輸出本地相位超前的信號，從滯后門輸出本地相位滯后的信號。超前與滯后信號分別送給常開門和常閉門。</p><p>　　4.3 控制調(diào)節(jié)模塊</p><p>　　以下為控制調(diào)節(jié)模塊的構(gòu)成。</p><

32、;p>　　圖4.6 調(diào)節(jié)控制模塊的電路圖</p><p>　　振蕩器簡單地說就是一個頻率源，一般用在鎖相環(huán)中。詳細(xì)說就是一個不需要外信號激勵、自身就可以將直流電能轉(zhuǎn)化為交流電能的裝置。一般分為正反饋和負(fù)阻型兩種。所謂“振蕩”，其涵義就暗指交流，振蕩器包含了一個從不振蕩到振蕩的過程和功能。能夠完成從直流電能到交流電能的轉(zhuǎn)化，這樣的裝置就可以稱為“振蕩器”。 </p><p>　　分頻器

33、的分頻系數(shù)與提取的時鐘頻率及本地高頻晶振頻率有關(guān)。一般欲實現(xiàn)占空比為50%的偶數(shù)N分頻，一般來說有兩種方案：一是當(dāng)計數(shù)器計數(shù)到N/2-1時，將輸出電平進(jìn)行一次翻轉(zhuǎn)，同時給計數(shù)器一個復(fù)位信號，如此循環(huán)下去；二是當(dāng)計數(shù)器輸出為0到N/2-1時。時鐘輸出為0或1，計數(shù)器輸出為N/2到N-1時，時鐘輸出為1或0，當(dāng)計數(shù)器計數(shù)到N-1時，復(fù)位計數(shù)器，如此循環(huán)下去，第一種方案只能用于50%占空比，第二種方案可有限度的調(diào)占空比。</p>

34、<p>　　5總電路圖與運行結(jié)果</p><p><b>　　5.1總電路圖</b></p><p><b>　　5.2 仿真總結(jié)</b></p><p>　　圖5.2 微分器輸出波形圖</p><p><b>　　波形分析：</b></p><

35、p>　　clk為輸入時鐘信號，a為輸入信號，out2為微分器輸出信號。</p><p>　　根據(jù)波形圖分析可得：微分器將非歸零碼變成歸零碼，是因為歸零碼含有定時信息。</p><p><b>　　波形分析：</b></p><p>　　分頻器輸出的信號經(jīng)鑒相器鑒別與輸入信號相位是否一致，若相位超前，則鑒相器輸出超前脈沖f；反之，鑒相器輸出

36、滯后脈沖g。</p><p><b>　　波形分析：</b></p><p>　　振蕩器產(chǎn)生頻率相同，相位相差180°的兩個窄帶脈沖序列，即outa與outb。</p><p>　　圖5.5 分頻器輸出波形圖</p><p><b>　　波形分析：</b></p><p

37、>　　分頻器的分頻系數(shù)與提取的時鐘頻率及本地高頻晶振頻率有關(guān)。分頻器輸入頻率是分頻器輸出頻率的60倍，晶振的頻率是分頻器輸出頻率的120倍。</p><p>　　從實際電路可以看出，分頻器的輸入是根據(jù)鑒相器兩個端口的值決定的。當(dāng)兩個鑒相器輸出端口均為低電平即無超前或滯后窄帶脈沖時，分頻器輸入也是低電平；當(dāng)兩個輸出端口都是高電平時，分頻器輸入是高頻率波形；當(dāng)一個端口是高電平，另一個端口是低電平時，分頻器輸出波

38、形就是低頻率的波形。</p><p>　　分頻器的輸出是由輸入頻率決定的，即輸入頻率為高頻率時，分頻器輸出為低電平；輸入信號為低頻率或低電平時，分頻器輸出為高電平。</p><p>　　圖5.6 總輸出波形圖</p><p><b>　　波形分析：</b></p><p>　　clk_in為輸入時鐘信號，a為輸入信號，o

39、ut2為微分器輸出信號，q為振蕩器部分D觸發(fā)器輸出，outa與outb分別為振蕩器振蕩器輸出的窄帶脈沖，其中outbb為outb的非，f為超前脈沖，ff為f的非，g為滯后脈沖，fenpinqi1為分頻器輸入信號，fenpinqi2為分頻器輸出信號，clk_out為輸出信號。</p><p>　　由運行結(jié)果的波形圖可知，out2與a的幅度、相位一致；fenpinqi1的相位與輸fenpinqi2的相位相反；clk_

40、out與a保持同步。當(dāng)鑒相器產(chǎn)生超前脈沖時，f為低電平，ff為高電平，與振蕩器產(chǎn)生的窄帶脈沖a相與，使分頻器輸入信號為a窄帶脈沖；當(dāng)鑒相器產(chǎn)生滯后脈沖g時，與振蕩器產(chǎn)生的窄帶脈沖b相與，使分頻器分頻器輸入信號為a與b非信號相異或的信號。又由于分頻器的輸出是由輸入頻率決定的，即輸入頻率為高頻率時，分頻器輸出為低電平；輸入信號為低頻率或低電平時，分頻器輸出為高電平。所以得到了fenpinqi2。根據(jù)總電路圖可知，out2為fenpinqi2

41、的非，所以得到了out2。</p><p>　　運行結(jié)果體現(xiàn)了位同步的調(diào)制，驗證了實驗的正確性。</p><p><b>　　6心得體會</b></p><p>　　通過這次課程設(shè)計，加深了我對位同步這一知識點的理解?，F(xiàn)在我了解到位同步分為外同步法與自同步法。外同步是一種利用輔助信息同步的方法，即需要在傳輸?shù)男盘栔辛硗饧尤氚〞r信息的導(dǎo)頻信號

42、。自同步法，它不需要輔助同步信息，而是直接從接收的信號序列中提取碼元定時信息。顯然，這種方法要求接收信號中含有碼元定時信息。在本次課設(shè)中，我運用了自同步中的數(shù)字鎖相法來實現(xiàn)對位同步信號的設(shè)計與建模。通過這一周課程設(shè)計，我掌握了Quartus II軟件的應(yīng)用方法，并熟悉了位同步的原理與位同步各個流程單元的作用。本次課設(shè)主要要求我們的是對Quartus II這一軟件的應(yīng)用，以及對位同步原理的掌握。在本次課程設(shè)計中，我們將整個位同步電路劃分成

43、碼型變換器、鑒相器、控制調(diào)節(jié)器三大模塊。碼型變換的作用就是將NRZ碼變換成RZ碼，其中微分器較為復(fù)雜，它由移位寄存器為主要部分組成，而移位寄存器由十個D觸發(fā)器組成。于是，我們先畫出這一部分的電路圖，然后運用Quartus II自動生成代碼。最后生成波形，觀察是否符合理論的結(jié)果。剛開始幾次，我們的輸出波形總是錯誤的，最后發(fā)現(xiàn)我們的移位寄存器的D觸發(fā)器少用了兩個。在改正過后，通過觀</p><p>　　通過這次課程設(shè)

44、計，讓我更加深刻了解課本知識，和以往對知識的疏忽得以補充，在課程設(shè)計中遇到了一些問題，例如：微分器，但經(jīng)過我們的努力，都一一解決。這次課程設(shè)計給我相當(dāng)?shù)幕A(chǔ)知識，為我打下了良好的基礎(chǔ)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]段吉海.數(shù)字通信系統(tǒng)建模與設(shè)計.北京：電子工業(yè)出版社，2004.[2]江國強.EDA技術(shù)與應(yīng)用. 北

45、京：電子工業(yè)出版社，2010.[3]劉泉、江雪梅，信號與系統(tǒng)，高等教育出版社，2006.</p><p>　　[4]John G. Proakis.Digital Communications. 北京：電子工業(yè)出版社，2011.[5]高西全，丁玉美.數(shù)字信號處理（第三版）學(xué)習(xí)指導(dǎo)，西安科技大學(xué)出版社，2001.</p><p>　　[6]王虹,通

46、信系統(tǒng)原理. 北京：國防工業(yè)出版社，2014.</p><p><b>　　附錄</b></p><p>　　分頻器VHDL語言程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.

47、std_logic_arith.all;</p><p>　　entity counter66 is</p><p>　　port(clk:in std_logic;</p><p>　　qou:out std_logic);</p><p>　　end counter66;</p><p>　　architectur

48、e behave of counter66 is</p><p>　　signal countq_temp:integer range 0 to 29;</p><p>　　signal countq:std_logic;</p><p><b>　　Begin</b></p><p>　　Process(clk)<

49、;/p><p><b>　　Begin </b></p><p>　　If clk'event and clk='1' then</p><p>　　If countq_temp<29 then</p><p>　　countq_temp<=countq_temp+1;</p>

50、<p>　　Else countq_temp<=0;</p><p>　　countq <= not countq;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;<

51、/p><p>　　qou<=countq;</p><p>　　end behave;</p><p>　　移位寄存器VHDL語言程序</p><p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.all; </p><p>　　LIBRA

52、RY work;</p><p>　　ENTITY shlef10 IS </p><p>　　PORT(codein : IN STD_LOGIC;</p><p>　　clkin : IN STD_LOGIC;</p><p>　　codeout : OUT STD_LOGIC);</p><p>　

53、　END shlef10;</p><p>　　ARCHITECTURE bdf_type OF shlef10 IS </p><p>　　SIGNALSYNTHESIZED_WIRE_20 : STD_LOGIC;</p><p>　　SIGNALDFF_inst9 : STD_LOGIC;</p><p>　　SIGNALDF

54、F_inst1 : STD_LOGIC;</p><p>　　SIGNALDFF_inst2 : STD_LOGIC;</p><p>　　SIGNALDFF_inst3 : STD_LOGIC;</p><p>　　SIGNALDFF_inst4 : STD_LOGIC;</p><p>　　SIGNALDFF_inst5

55、: STD_LOGIC;</p><p>　　SIGNALDFF_inst6 : STD_LOGIC;</p><p>　　SIGNALDFF_inst7 : STD_LOGIC;</p><p>　　SIGNALDFF_inst8 : STD_LOGIC;</p><p><b>　　BEGIN </b>

56、</p><p>　　SYNTHESIZED_WIRE_20 <= '1';</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESI

57、ZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst1 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst1 <= '1';</p><p&

58、gt;　　ELSIF (RISING_EDGE(clkin)) THEN</p><p>　　DFF_inst1 <= codein;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_

59、20,SYNTHESIZED_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　codeout <= '0';</p><p>　　ELSIF (SYNTH

60、ESIZED_WIRE_20 = '0') THEN</p><p>　　codeout <= '1';</p><p>　　ELSIF (RISING_EDGE(clkin)) THEN</p><p>　　codeout <= DFF_inst9;</p><p><b>　　END

61、IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 =

62、 '0') THEN</p><p>　　DFF_inst2 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst2 <= '1';</p><p>　　ELSIF (R

63、ISING_EDGE(clkin)) THEN</p><p>　　DFF_inst2 <= DFF_inst1;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHES

64、IZED_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst3 <= '0';</p><p>　　ELSIF (SYNTHESIZED_W

65、IRE_20 = '0') THEN</p><p>　　DFF_inst3 <= '1';</p><p>　　ELSIF (RISING_EDGE(clkin)) THEN</p><p>　　DFF_inst3 <= DFF_inst2;</p><p><b>　　END IF;&

66、lt;/b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = 

67、9;0') THEN</p><p>　　DFF_inst4 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst4 <= '1';</p><p>　　ELSIF (RISIN

68、G_EDGE(clkin)) THEN</p><p>　　DFF_inst4 <= DFF_inst3;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED

69、_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst5 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_

70、20 = '0') THEN</p><p>　　DFF_inst5 <= '1';</p><p>　　ELSIF (RISING_EDGE(clkin)) THEN</p><p>　　DFF_inst5 <= DFF_inst4;</p><p><b>　　END IF;</

71、b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = '0&

72、#39;) THEN</p><p>　　DFF_inst6 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst6 <= '1';</p><p>　　ELSIF (RISING_ED

73、GE(clkin)) THEN</p><p>　　DFF_inst6 <= DFF_inst5;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED_WIR

74、E_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst7 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_20 =

75、 '0') THEN</p><p>　　DFF_inst7 <= '1';</p><p>　　ELSIF (RISING_EDGE(clkin)) THEN</p><p>　　DFF_inst7 <= DFF_inst6;</p><p><b>　　END IF;</b>

76、;</p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED_WIRE_20)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = '0'

77、) THEN</p><p>　　DFF_inst8 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst8 <= '1';</p><p>　　ELSIF (RISING_EDGE(c

78、lkin)) THEN</p><p>　　DFF_inst8 <= DFF_inst7;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clkin,SYNTHESIZED_WIRE_20,SYNTHESIZED_WIRE_20

79、)</p><p><b>　　BEGIN</b></p><p>　　IF (SYNTHESIZED_WIRE_20 = '0') THEN</p><p>　　DFF_inst9 <= '0';</p><p>　　ELSIF (SYNTHESIZED_WIRE_20 = 

80、9;0') THEN</p><p>　　DFF_inst9 <= '1';</p><p>　　ELSIF (RISING_EDGE(clkin)) THEN</p><p>　　DFF_inst9 <= DFF_inst8;</p><p><b>　　END IF;</b><