數(shù)字電子鐘課程設(shè)計報告

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文檔簡介

1、　　課程設(shè) 計（論文）　　課程名稱：電子設(shè)計自動化課程設(shè)計　　題目名稱：多功能數(shù)字電子鐘　　專業(yè) ：電子信息科學(xué)與技術(shù)電子三班　　學(xué) 號：

2、;　　姓名：　　指導(dǎo)教師：　　設(shè)計時間：2011-2012-1學(xué)期16、17周　　目錄　　一、課程設(shè)計的目的及要求：3

3、　　1.1 課程設(shè)計的目的：3　　1.2課程設(shè)計的要求：3　　二、電子鐘的總的設(shè)計方案及原理圖：3　　2.1電子鐘的設(shè)計的總體框圖：3　　2.1.2、工作進程：4　　2.2電子鐘各部分的原理及其仿真

4、：4　　2.2.1 分頻器的設(shè)計原理及其仿真：4　　2.2.2 控制器的設(shè)計原理及其仿真：6　　2.2.3 調(diào)時器的設(shè)計原理及其仿真：7　　2.2.4 時鐘的設(shè)計原理及其仿真：7　　2.2.5 秒表的設(shè)計原理及其仿真：

5、10　　2.2.6 鬧鐘的設(shè)計原理及其仿真：13　　2.2.7 鬧鐘響鈴的設(shè)計原理及其仿真：15　　2.2.8 顯示模塊的設(shè)計原理及其仿真：17　　三、電子鐘設(shè)計的總體仿真：20　　四、收獲與體會：20</p&

6、gt;　　五、參考文獻：20　　一、課程設(shè)計的目的及要求：　　1.1 課程設(shè)計的目的：　　1、熟悉EDA工具設(shè)計數(shù)字電路的方法。　　2、掌握VHDL描述硬件的方法。　　3、加深對VHDL的理解和掌握。&l

7、t;/p>　　1.2課程設(shè)計的要求：　　基本功能要求：　　設(shè)計一個電子時鐘，要求可以顯示時、分、秒，用戶可以設(shè)置時間。　　擴展功能要求：　　跑表功能，鬧鐘功能，調(diào)整數(shù)碼

8、管的亮度。　　二、電子鐘的總的設(shè)計方案及原理圖：　　2.1電子鐘的設(shè)計的總體框圖：　　2.1.1、　　2.1.2、工作進程：　　當開機后，系統(tǒng)首先是時鐘狀態(tài)，當按下鍵8進入調(diào)時，鍵4調(diào)節(jié)時間，

9、再按下鍵8退出調(diào)時，按兩下鍵5進入秒表，同時鍵8為開始及清零，鍵1為結(jié)束及開始，再按兩下鍵5進入鬧鐘設(shè)置，鍵4調(diào)節(jié)時間，最后按兩下鍵5返回時鐘狀態(tài)，　　2.2電子鐘各部分的原理及其仿真：　　2.2.1 分頻器的設(shè)計原理及其仿真：　　2.2.1.1、原理程序：　　libra

10、ry ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all; 　　entity dvf is----------------狀態(tài)機控制模塊　　port(clk:in std_logic;

11、 -------輸入10MHZ信號　　clk_out1:out std_logic;　　clk_out2:out std_logic;　　clk_out3:out std_logic);　　end;<p&

12、gt;　　architecture one of dvf is　　signal clk_tmp1: std_logic;　　signal clk_tmp2: std_logic;　　signal clk_tmp3: std_logic;　　signal cnt1:inte

13、ger range 0 to 4999999;　　signal cnt2:integer range 0 to 49999;　　signal cnt3:integer range 0 to 49;　　begin　　fen1: proc

14、ess(clk,clk_tmp1)--時鐘信號1秒，1HZ　　begin　　if clk'event and clk='1' then　　if cnt1<4999999 then　　cnt1<=cn

15、t1+1;　　else　　cnt1<=0; 　　clk_tmp1<=NOT clk_tmp1 ;　　end if;<

16、p>　　end if;　　clk_out1<=clk_tmp1; 　　end process;　　fen2: process(clk,clk_tmp2)--跑表信號100HZ<

17、p>　　begin　　if clk'event and clk='1' then　　if cnt2<49999 then cnt2<=cnt2+1;　　else cnt2<=0; clk_tmp2<=NOT clk_tmp

18、2 ;　　end if;　　end if;　　clk_out2<=clk_tmp2; 　　end process;

19、;　　fen3: process(clk,clk_tmp3)--用于控制模塊的時鐘　　begin　　if clk'event and clk='1' then　　if cnt3<49 then<

20、p>　　cnt3<=cnt3+1;　　else　　cnt3<=0; 　　clk_tmp3<=NOT clk_tmp3 ;　　end if;</b&g

21、t;　　end if;　　clk_out3<=clk_tmp3; 　　end process;

22、　　end ;　　2.2.1.2、分頻器的RTL仿真：　　2.2.2 控制器的設(shè)計原理及其仿真：　　2.2.2.1、控制器原理程序：　　library ieee;　　use ieee.std_

23、logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity control is　　port (ad_in: in std_logic; 　　out_en: out std_logic_vector(1 down

24、to 0));　　end;　　architecture one of control is　　signal moshis:std_logic_vector(1 downto 0):="00";

25、begin　　process(ad_in)　　begin　　if ad_in'event and ad_in='1' then　　if moshis="10"then&l

26、t;/p>　　moshis<="00"; 　　else moshis<=moshis+1;　　end if;　　end if;　　end

27、 process;　　out_en<=moshis;　　end;　　2.2.2.2、RTL仿真：　　2.2.3 調(diào)時器的設(shè)計原理及其仿真：　　2.2.3.1、調(diào)時器的原理程序：</

28、p>　　library ieee;　　use ieee.std_logic_1164.all;　　entity tiaoshi is　　port( clk_t,dis_clk : in std_logic;　　ad_in : in std

29、_logic;　　ad_out : out std_logic);　　end ;　　architecture bhv of tiaoshi is 　　signal q1: std_logic;

30、　　begin 　　q1<=clk_t and dis_clk;　　ad_out<=q1 or ad_in;　　end;　　2.2.3.2、RTL仿真：<

31、p>　　2.2.4 時鐘的設(shè)計原理及其仿真：　　2.2.4.1、時鐘的原理程序：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;&l

32、t;p>　　entity clock is --時鐘　　port( en_in : in std_logic_vector(1 downto 0);　　clk_in : in std_logic;　　s_out1 : out std_logic_vector(3 downto 0

33、);--秒的個位　　s_out2 : out std_logic_vector(3 downto 0);--秒的十位　　m_out1 : out std_logic_vector(3 downto 0);--分的個位　　m_out2 : out std_logic_vector(3

34、downto 0);--分的十位　　h_out1 : out std_logic_vector(3 downto 0);--小時的個位　　h_out2 : out std_logic_vector(3 downto 0));--小時的十位　　end ;&l

35、t;/p>　　architecture one of clock is　　signal tmp10:std_logic_vector(3 downto 0);　　signal tmp:std_logic_vector(3 downto 0);　　signal m_tmp10:std_l

36、ogic_vector(3 downto 0);　　signal m_tmp:std_logic_vector(3 downto 0);　　signal h_tmp10:std_logic_vector(3 downto 0);　　signal h_tmp:std_logic_vector(3 downto 0)

37、;　　signal s_jinwei:std_logic;--秒的溢出　　signal m_jinwei:std_logic;--分鐘的溢出　　begin　　--************************************

38、*******************************　　no1:process(clk_in,tmp,tmp10)　　begin 　　if clk_in'event and clk_in='1' then<p&g

39、t;　　if en_in="00"then 　　if (tmp10="0101" and tmp="1001") then 　　tmp10<="0000";tmp<="0000";　　elsif tmp

40、="1001" then 　　tmp<="0000";tmp10<=tmp10+1;　　else tmp<=tmp+1;　　end if;　　end if;&

41、lt;/b>　　end if;　　if tmp10="0000" and tmp="0000" then s_jinwei<='1';　　else s_jinwei<='0';</

42、p>　　end if;　　s_out2<=tmp10;　　s_out1<=tmp;　　end process;　　--**************************************

43、*****************************　　no2: process(s_jinwei,en_in,m_tmp,m_tmp10)--用來輸出分鐘　　begin 　　if s_jinwei'event and s_jinwei='1'

44、then　　if en_in="00"then 　　if (m_tmp10="0101" and m_tmp="1001") then 　　m_tmp10<="0000";m_tmp<="0000";&

45、lt;/p>　　elsif m_tmp="1001" then 　　m_tmp<="0000";m_tmp10<=m_tmp10+1;　　else m_tmp<=m_tmp+1;　　end if;</b&

46、gt;　　end if;　　end if;　　if m_tmp10="0101" and m_tmp="1001" then m_jinwei<='1';

47、　　else m_jinwei<='0';　　end if;　　m_out2<=m_tmp10;　　m_out1<=m_tmp;　　end process;

48、　　--*******************************************************************　　no3: process(m_jinwei,en_in,h_tmp,h_tmp10)--用來輸出小時　　begin <p&g

49、t;　　if m_jinwei'event and m_jinwei='1' then　　if en_in="00"then 　　if (h_tmp10="0010" and h_tmp="0100") then 　　h_tmp1

50、0<="0000";h_tmp<="0000";　　elsif h_tmp="1001" then 　　h_tmp<="0000";h_tmp10<=h_tmp10+1;　　else h_tmp<=h_t

51、mp+1;　　end if;　　end if;　　end if;　　h_out2<=h_tmp10;　　h_o

52、ut1<=h_tmp;　　end process;　　end;　　2.2.4.2、時鐘的RTL仿真：　　2.2.5 秒表的設(shè)計原理及其仿真：　　2.2.5.1、秒表的原理程序：</

53、p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity second is --秒表　　port( en_in

54、 : in std_logic_vector(1 downto 0);　　clk_in ,jian1 : in std_logic;　　reset : in std_logic;　　s_out1 : out std_logic_vector(3 downto 0);--秒下一位的個位<

55、;/p>　　s_out2 : out std_logic_vector(3 downto 0);--秒下一秒的十位　　m_out1 : out std_logic_vector(3 downto 0);--秒的個位　　m_out2 : out std_logic_vector(3 downto 0

56、);--秒的十位　　h_out1 : out std_logic_vector(3 downto 0);--分鐘的個位　　h_out2 : out std_logic_vector(3 downto 0));--分鐘的十位　　end ;

57、　　architecture one of second is　　signal tmp10:std_logic_vector(3 downto 0);　　signal tmp:std_logic_vector(3 downto 0);　　signal m_tmp10:std_logic_ve

58、ctor(3 downto 0);　　signal m_tmp:std_logic_vector(3 downto 0);　　signal h_tmp10:std_logic_vector(3 downto 0);　　signal h_tmp:std_logic_vector(3 downto 0);</p

59、>　　signal s_jinwei:std_logic;--秒下一位的溢出　　signal m_jinwei:std_logic;--秒的溢出　　signal start:std_logic:='0';　　begin</p&

60、gt;　　--*******************************************************************　　no1:process(clk_in,tmp,tmp10,reset,start) --用來輸出秒的下一位　　begin

61、　　if reset='1' then tmp10<="0000";tmp<="0000";　　elsif start='1' then　　elsif clk_in'event and clk_in='1' then</

62、p>　　if en_in="01"then 　　if (tmp10="1001" and tmp="1001") then 　　tmp10<="0000";tmp<="0000";<p&

63、gt;　　elsif tmp="1001" then 　　tmp<="0000";tmp10<=tmp10+1;　　else tmp<=tmp+1;　　end if;<b

64、>　　end if;　　end if;　　if tmp10="1001" and tmp="1001" then s_jinwei<='1';--可能有錯誤，有待修改　　else s_ji

65、nwei<='0';　　end if;　　s_out2<=tmp10;　　s_out1<=tmp;　　end process;　　--************

66、*******************************************************no2: process(s_jinwei,en_in,m_tmp,m_tmp10,reset,start)--用來輸出秒　　begin 　　if reset='1' then m_tmp1

67、0<="0000";m_tmp<="0000";　　elsif start='1' then　　elsif s_jinwei'event and s_jinwei='1' then　　if en_in="01&q

68、uot;then 　　if (m_tmp10="0101" and m_tmp="1001") then 　　m_tmp10<="0000";m_tmp<="0000";　　elsif m_tmp="1001&q

69、uot; then 　　m_tmp<="0000";m_tmp10<=m_tmp10+1;　　else m_tmp<=m_tmp+1;　　end if;　　end if;<

70、/b>　　end if;　　if m_tmp10="0101" and m_tmp="1001" then m_jinwei<='1';　　else m_jinwei<='0';<

71、/p>　　end if;　　m_out2<=m_tmp10;　　m_out1<=m_tmp;　　end process;　　--*********************************

72、**********************************no3: process(m_jinwei,en_in,h_tmp,h_tmp10,reset,start)--用來輸出分鐘　　begin 　　if reset='1' then h_tmp10<="0000&quo

73、t;;h_tmp<="0000";　　elsif start='1' then　　elsif m_jinwei'event and m_jinwei='1' then　　if en_in="01"then

74、　　if (h_tmp10="0101" and h_tmp="1001") then 　　h_tmp10<="0000";h_tmp<="0000";　　elsif h_tmp="1001" then

75、　　h_tmp<="0000";h_tmp10<=h_tmp10+1;　　else h_tmp<=h_tmp+1;　　end if;　　end if;&l

76、t;p>　　end if;　　h_out2<=h_tmp10;　　h_out1<=h_tmp;　　end process;　　process(jian1,start)<

77、b>　　begin　　if jian1'event and jian1='1' then　　start<=not start;　　else start<=start;　　end if;<

78、/b>　　end process; 　　end;　　2.2.5.2、RTL仿真：　　2.2.6 鬧鐘的設(shè)計原理及其仿真：　　2.2.6.1 鬧鐘的原理程序<

79、p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity alarm is --鬧鐘的設(shè)置　　port( en_in : in st

80、d_logic_vector(1 downto 0);　　ala_set : in std_logic;　　sec,sec10 : out std_logic_vector(3 downto 0);　　min : out std_logic_vector(3 downto 0);--分的個位&

81、lt;/p>　　min10 : out std_logic_vector(3 downto 0);--分的十位　　hr : out std_logic_vector(3 downto 0);--小時的個位　　hr10 : out std_logic_vector(3 downto 0));--小時

82、的十位　　end ;　　architecture one of alarm is　　signal m_tmp10:std_logic_vector(3 downto 0);　　signal m_tmp:std_logic_vector

83、(3 downto 0);　　signal h_tmp10:std_logic_vector(3 downto 0);　　signal h_tmp:std_logic_vector(3 downto 0);　　signal m_jinwei:std_logic;--分鐘的溢出<p&g

84、t;　　signal s_jinwei:std_logic;　　signal s_tmp:std_logic_vector(3 downto 0);　　signal s_tmp10:std_logic_vector(3 downto 0);　　begin

85、　　--*******************************************************************no1: process(ala_set,en_in,s_tmp,s_tmp10)--用來輸出秒　　begin 　　if ala_set'event

86、 and ala_set='1' then　　if en_in="10"then 　　if (s_tmp10="0101" and s_tmp="1001") then 　　s_tmp10<="0000";s_t

87、mp<="0000";　　elsif s_tmp="1001" then 　　s_tmp<="0000";s_tmp10<=s_tmp10+1;　　else s_tmp<=s_tmp+1;

88、　　end if;　　end if;　　end if;　　if s_tmp10="0101" and s_tmp="1001" then s_jinwei<

89、;='1';　　else s_jinwei<='0';　　end if;　　sec10<=s_tmp10;　　sec<=s_tmp;　　end

90、 process;　　--*******************************************************************no0: process(s_jinwei,en_in,m_tmp,m_tmp10)--用來輸出分鐘　　begin

91、　　if s_jinwei'event and s_jinwei='1' then　　if en_in="10"then 　　if (m_tmp10="0101" and m_tmp="1001") then 　　m_tmp10&

92、lt;="0000";m_tmp<="0000";　　elsif m_tmp="1001" then 　　m_tmp<="0000";m_tmp10<=m_tmp10+1;　　else m_tmp<=m_tmp

93、+1;　　end if;　　end if;　　end if;　　if m_tmp10="0101" and m_tmp="100

94、1" then m_jinwei<='1';　　else m_jinwei<='0';　　end if;　　min10<=m_tmp10;　　min<=m_tmp;&l

95、t;/p>　　end process;　　--*******************************************************************no2: process(m_jinwei,en_in,h_tmp,h_tmp10)--用來輸出小時　　begin </b&

96、gt;　　if m_jinwei'event and m_jinwei='1' then　　if en_in="10"then 　　if (h_tmp10="0010" and h_tmp="0100") then </p&

97、gt;　　h_tmp10<="0000";h_tmp<="0000";　　elsif h_tmp="1001" then 　　h_tmp<="0000";h_tmp10<=h_tmp10+1;<p&g

98、t;　　else h_tmp<=h_tmp+1;　　end if;　　end if;　　end if;　　hr10<=h_tmp10;</p

99、>　　hr<=h_tmp;　　end process;　　end;　　2.2.6.2、RTL仿真：　　2.2.7 鬧鐘響鈴的設(shè)計原理及其仿真：　　2.2.7.

100、1、鬧鐘響鈴的原理程序：　　--小時寄存器　　library ieee;　　use ieee.std_logic_1164.all;　　entity hr_jicun is　　port( cl

101、k: in std_logic;　　adin: in std_logic_vector(3 downto 0);　　adin10:in std_logic_vector(3 downto 0);　　adout:out std_logic_vector(3 downto 0);<p&g

102、t;　　adout10:out std_logic_vector(3 downto 0));　　end;　　architecture bhv of hr_jicun is　　begin 　　pro

103、cess(clk)　　begin 　　if clk'event and clk='1' then　　adout<=adin;adout10<=adin10;　　end if;<

104、;/b>　　end process;　　end;　　--分鐘寄存器---------------------------------　　library ieee;　　use ieee.s

105、td_logic_1164.all;　　entity m_jicun is　　port( clk: in std_logic;　　adin: in std_logic_vector(3 downto 0);　　adin10:in std_logic_vector(3 do

106、wnto 0);　　adout:out std_logic_vector(3 downto 0);　　adout10:out std_logic_vector(3 downto 0));　　end;　　architecture bhv

107、 of m_jicun is　　begin 　　process(clk)　　begin 　　if clk'event and clk='1' then

108、　　adout<=adin;adout10<=adin10;　　end if;　　end process;　　end;　　--比較器</b&

109、gt;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity bijiaoqi is　　port (clk :

110、 in std_logic; 　　alah_in: in std_logic_vector(3 downto 0);--鬧鐘小時個位輸入　　alah10_in:in std_logic_vector(3 downto 0);--鬧鐘小時十位輸入　　cloch_in: in std_logic_vector(3 d

111、ownto 0);--時鐘小時個位輸入　　cloch10_in:in std_logic_vector(3 downto 0);--時鐘小時十位輸入　　alam_in : in std_logic_vector(3 downto 0);--鬧鐘分鐘個位輸入　　alam10_in:in std_logic_vect

112、or(3 downto 0);--鬧鐘分鐘十位輸入　　clocm_in : in std_logic_vector(3 downto 0);--時鐘分鐘個位輸入　　clocm10_in:in std_logic_vector(3 downto 0);--時鐘分鐘十位輸入　　ad_out : out std_lo

113、gic );--驅(qū)動輸出 　　end;　　architecture bhv of bijiaoqi is　　begin　　process(alah_in,cloch_in ,clk, alam_i

114、n,clocm_in, alah10_in,cloch10_in , alam10_in,clocm10_in)　　begin　　if (alah_in=cloch_in and alam_in=clocm_in and alah10_in=cloch10_in and alam10_in=clocm10_in an

115、d alam_in>1)　　then ad_out<=clk ;else ad_out<='1'; 　　end if;　　end process;　　end;&l

116、t;/p>　　2.2.8 顯示模塊的設(shè)計原理及其仿真：　　2.2.8.1顯示器的原理程序：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.al

117、l;　　entity scanled is　　port(　　clk : in std_logic;　　alarmset : in std_logic_vector(1 d

118、ownto 0); --如果進入鬧鐘定時，則進行定時譯碼　　second : in std_logic_vector(1 downto 0); --如果進入秒表，則進行秒表譯碼　　sl,sh,ml,mh,hl,hh: in std_logic_vector(3 downto 0

119、); --走時掃描譯碼　　asl,ash,aml,amh,ahl,ahh : in std_logic_vector(3 downto 0); --鬧鐘定時譯碼　　sls,shs,mls,mhs,hls,hhs : in std_logic_vector(3 downto 0); --秒表譯碼</

120、p>　　sg :out std_logic_vector(6 downto 0);　　bt :out std_logic_vector(7 downto 0));　　end;　　architecture bhv

121、of scanled is　　signal cnt8 : std_logic_vector(2 downto 0);　　signal a : std_logic_vector(3 downto 0);　　begin <p&g

122、t;　　p1:process(cnt8,sl,sh,ml,mh,hl,hh,second,alarmset,sls,shs,mls,mhs,asl,ash,hhs,hls,aml,amh,ahl,ahh)　　begin　　case cnt8 is　　WHEN "0

123、00" => bt<="00000001";　　if alarmset="10" then a<=ahh(3 downto 0);　　elsif second ="01" then a<=hhs(3 downto 0);

124、;　　else a<=hh(3 downto 0);　　end if; --注意檢查，顯示的順序 WHEN "001" => bt<="00000010";　　if ala

125、rmset="10" then a<=ahl(3 downto 0);　　elsif second ="01" then a<=hls(3 downto 0);　　else a<=hl(3 downto 0);　　end if;

126、 　　WHEN "010" => bt<="00000100";a<="1010";　　WHEN "011" => bt<="00001000";

127、;　　if alarmset="10" then a<=amh(3 downto 0);　　elsif second ="01" then a<=mhs(3 downto 0);　　else a<=mh(3 downto 0);

128、end if; 　　WHEN "100" => bt<="00010000";　　if alarmset="10" then a<=aml(3 downto 0);&

129、lt;p>　　elsif second ="01" then a<=mls(3 downto 0);　　else a<=ml(3 downto 0);　　end if; 　　WHEN &

130、quot;101" => bt<="00100000";a<="1010";　　WHEN "110" => bt<="01000000";　　if alarmset="10" then a<=ash(3 dow

131、nto 0);　　elsif second ="01" then a<=shs(3 downto 0);　　else a<=sh(3 downto 0);　　end if;

132、;　　WHEN "111" => bt<="10000000";　　if alarmset="10" then a<=asl(3 downto 0);　　elsif second ="01" then a<=sls(3 down

133、to 0);　　else a<=sl(3 downto 0);　　end if; 　　when others=>null;　　end case;<p&g

134、t;　　end process p1;　　p2:process(clk)　　begin　　if clk'event and clk='1' then　　cnt8<=cnt8+1;&

135、lt;p>　　end if;　　end process p2;　　p3:process(a)　　begin　　case a is

136、　　when "0000" =>sg<="0111111"; 　　when "0001" =>sg<="0000110";　　when "0010" =>sg<="101101

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