eda課程設(shè)計--電子時鐘

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文檔簡介

1、　　電子設(shè)計自動化EDA課程設(shè)計　　題目電子鐘設(shè) 計 　　專業(yè) 電子信息科學(xué)與技術(shù) 　　班級 &l

2、t;p>　　學(xué)號 　　姓名 　　一、設(shè)計要求　　1.基本功能要求：

3、　　設(shè)計一個電子時鐘，要求可以顯示時、分、秒，用戶可以通過按鍵來設(shè)置時間。　　2.擴展功能要求：　　秒表功能，鬧鐘功能，調(diào)整數(shù)碼管的亮度。　　二、工作原理(F-7)　　輸入信號：

4、;　　鍵1(key1)使能鍵；（調(diào)時控制加一，控制秒表走時。）　　鍵4（key4）復(fù)位鍵；（設(shè)置時間時通過鍵4選擇時、分、秒的十位和個位進行調(diào)整，秒表復(fù)位，在亮度模式下調(diào)節(jié)亮度。）　　鍵7（key7）模式轉(zhuǎn)換鍵；（通過鍵7在走時、調(diào)表、秒表、鬧鐘、亮度模式之間切換。）

5、鍵8（key8）設(shè)定開關(guān)鍵；（控制走時，停表。）　　Clock0：時鐘信號。　　輸出信號：　　sg掃描顯示段選；　　bt掃描顯示位選；

6、　　laba喇叭輸出。　　實驗電路結(jié)構(gòu)圖NO.7：　　F7　　一、設(shè)計要求　　1.基本功能要求：<

7、;/p>　　設(shè)計一個電子時鐘，要求可以顯示時、分、秒，用戶可以通過按鍵來設(shè)置時間。　　2.擴展功能要求：　　秒表功能，鬧鐘功能，調(diào)整數(shù)碼管的亮度。　　二、VHDL代碼&

8、lt;b>　　1、分頻模塊　　library ieee; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity fenpin

9、 is　　port (　　clk : in std_logic;--10m頻　　clk_10000 : out std_logic;--1000分頻　　clk_100 : out std_logic;--100k分頻

10、;　　clk_1 : out std_logic--10m分頻　　);　　end entity;　　architecture one of fenpin is　　signal Q1 : integer range

11、 0 to 500;　　signal Q2 : integer range 0 to 50000;　　signal Q3 : integer range 0 to 5000000;　　signal clk10000 : std_logic;　　signal clk100

12、: std_logic;　　signal clk1 : std_logic;　　begin　　fen1000:process(clk)　　begin　　i

13、f clk'event and clk='1' then　　if Q1=500 then　　Q1 <= 0;　　clk10000 <= not clk10000;　　else Q1<=Q1+1

14、;　　end if;　　end if;　　end process;　　fen100k:process(clk)　　begin</b

15、>　　if clk'event and clk='1' then　　if Q2=50000 then 　　Q2 <= 0;　　clk100<= not clk100;&

16、lt;p>　　else Q2<=Q2+1;　　end if;　　end if;　　end process;　　fen10m:process(clk)　　be

17、gin　　if clk'event and clk='1' then　　if Q3=5000000 then 　　Q3 <= 0;　　clk1<=not clk1;</p&

18、gt;　　else Q3<=Q3+1;　　end if;　　end if;　　end process;　　clk_10000 <= clk10000;</p

19、>　　clk_100 <= clk100;　　clk_1 <= clk1;　　end one;　　2、走表模塊　　library ieee;

20、 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity clock is　　port(clk_1:in std_logic;&

21、lt;p>　　key8:in std_logic;　　hs_set,hg_set,ms_set,mg_set,ss_set,sg_set:in integer range 0 to 9;　　hs_out,hg_out,ms_out,mg_out,ss_out,sg_out:out integer range 0 to 9);

22、　　end entity;　　architecture bhv of clock is　　signal shi:integer range 0 to 100;　　signal fen:integer range 0 to 100;　　signal mia

23、o:integer range 0 to 100;　　begin　　process(clk_1,key8,hs_set,hg_set,ms_set,mg_set,ss_set,sg_set)　　begin<p

24、>　　if key8='1' then　　shi<=hs_set*10+hg_set;　　fen<=ms_set*10+mg_set;　　miao<=ss_set*10+sg_set;　　elsif clk_1'event

25、 and clk_1='1' then 　　if miao=59 then　　miao<=0;　　fen<=fen+1;　　elsif fen>59 then

26、　　fen<=0;　　shi<=shi+1;　　elsif shi>23 then　　shi<=0;　　else miao<=miao+1;&

27、lt;p>　　end if;　　end if;　　end process;　　sg_out<=miao rem 10;　　ss_out<=miao/10;

28、　　mg_out<=fen rem 10;　　ms_out<=fen/10;　　hg_out<=shi rem 10;　　hs_out<=shi/10;　　end;&l

29、t;p>　　3、設(shè)置時間模塊　　library ieee; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

30、entity set is　　port(module:in integer range 0 to 4;　　key4,key1:in std_logic;　　hs_out,hg_out,ms_out,mg_out,ss_out,sg_out:out integer range 0 to 9);

31、　　end entity;　　architecture bav of set is　　signal a:integer range 0 to 5;　　signal shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1: integer range 0 t

32、o 9; 　　begin 　　process(module,key4)　　begin　　if module=1 then 　　if key4'ev

33、ent and key4='1' then　　if a < 5 then　　a<=a+1;　　else a<=0;　　end if;<

34、;p>　　end if;　　end if;　　end process;　　process(module,a,key1)　　begin

35、　　if module=1 then　　if key1'event and key1='1' then　　case a is　　when 0 =>

36、;　　if miaoge1 =9 then　　miaoge1<=0;　　else miaoge1<=miaoge1+1;　　end if;　　when 1 => 　　if

37、 miaoshi1 =5 then　　miaoshi1<=0;　　else miaoshi1<=miaoshi1+1;　　end if;　　when 2 =>　　if

38、 fenge1 =9 then　　fenge1<=0;　　else fenge1<=fenge1+1;　　end if;　　when 3 =>　　if fenshi1 =5 then</p&

39、gt;　　fenshi1<=0;　　else fenshi1<=fenshi1+1;　　end if;　　when 4 => 　　if shige1 =9 then</

40、p>　　shige1<=0;　　else shige1<=shige1+1;　　end if;　　when 5 => 　　if shishi1 =2 then

41、;　　shishi1<=0;　　else shishi1<=shishi1+1;　　end if; 　　end case;　　end if;</p&g

42、t;　　end if;　　end process;　　sg_out<=miaoge1;　　ss_out<=miaoshi1;　　mg_out<=fenge1;<p&

43、gt;　　ms_out<=fenshi1;　　hg_out<=shige1;　　hs_out<=shishi1;　　end;　　4、模式轉(zhuǎn)換模塊模塊　　library iee

44、e; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity change is　　port(key7:in std_logic;<

45、/p>　　module:out integer range 0 to 4);　　end;　　architecture one of change is　　signal mo_s:integer range 0 to 4;&l

46、t;p>　　begin　　process(key7)　　begin　　if key7'event and key7='1' then　　if mo_s=4 then&

47、lt;/p>　　mo_s<=0; 　　else mo_s<=mo_s+1;　　end if;　　end if;　　en

48、d process;　　module<=mo_s;　　end;　　5、五選一選擇器模塊　　library ieee; 　　use ieee.std_logic

49、_1164.all;　　use ieee.std_logic_unsigned.all;　　entity xuanze is　　port(module:in integer range 0 to 4 ;　　shishi1,shige1,fenshi1,fenge1,mia

50、oshi1,miaoge1:in integer range 0 to 9; 　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9;　　shishi3,shige3,fenshi3,fenge3,miaoshi3,miaoge3:in integer

51、range 0 to 9; 　　fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:in integer range 0 to 9; 　　a0,a1,a3,a4,a6,a7:out integer range 0 to 9); 　　end e

52、ntity xuanze;　　architecture bhv of xuanze is　　begin　　process(shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1,　　shishi2

53、,shige2,fenshi2,fenge2,miaoshi2,miaoge2,　　shishi3,shige3,fenshi3,fenge3,miaoshi3,miaoge3,　　fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge,　　module)<

54、;/b>　　begin　　case module is　　when 0 => a0<=shishi1;a1<=shige1;a3<=fenshi1;a4<=fenge1;a6<=miaoshi1;a7<=miaoge1;<

55、/p>　　when 1 => a0<=shishi2;a1<=shige2;a3<=fenshi2;a4<=fenge2;a6<=miaoshi2;a7<=miaoge2;　　when 2 => a0<=fenshi;a1<=fenge;a3<=miaoshi;a4<=miaoge;a6<=

56、xmiaoshi;a7<=xmiaoge;　　when 3 => a0<=shishi3;a1<=shige3;a3<=fenshi3;a4<=fenge3;a6<=miaoshi3;a7<=miaoge3;　　when 4 => a0<=8;a1<=8;a3<=8;a4<=8

57、;a6<=8;a7<=8;　　end case;　　end process;　　end;　　6、秒表模塊

58、　　library ieee; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity miaobiao is　　port(clk_100:in s

59、td_logic;　　module:in integer range 0 to 4;　　key1,key4:in std_logic;　　ms_out,mg_out,ss_out,sg_out,sss_out,ssg_out:out integer range 0 to 9);<p&

60、gt;　　end entity;　　architecture bhv of miaobiao is　　signal fen,miao,xmiao:integer range 0 to 99;　　signal start:std_logic:='0';　　s

61、ignal reset:std_logic:='0';　　begin　　process(clk_100,key1,key4,module,reset,start)　　begin

62、if module=2 then　　if reset='1' then　　fen<=0;　　miao<=0;　　xmiao<=0;</b&

63、gt;　　elsif start='1' then 　　elsif clk_100'event and clk_100='1' then 　　if xmiao=99 then　　xmiao<=0;</b

64、>　　miao<=miao+1;　　elsif miao>59 then　　miao<=0;　　fen<=fen+1;　　elsif fen>23 then

65、　　fen<=0;　　else xmiao<=xmiao+1;　　end if;　　end if;<

66、;b>　　end if;　　end process;　　process(key4,start)　　begin　　if key4'event and key4='1' then</

67、p>　　start<=not start;　　else start<=start;　　end if;　　end process; 　　process(key1,reset)

68、　　begin　　if key1'event and key1='1' then　　reset<=not reset;　　else reset<= reset;

69、　　end if;　　end process; 　　ssg_out<=xmiao rem 10;　　sss_out<=xmiao/10;　　sg_out<=miao rem 10;　　ss_o

70、ut<=miao/10;　　mg_out<=fen rem 10;　　ms_out<=fen/10;　　end;　　7、鬧鐘時間設(shè)置模塊　　library ieee;

71、 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity clockset is　　port(module:in integer range 0

72、to 4;　　key4,key1:in std_logic;　　hs_out,hg_out,ms_out,mg_out,ss_out,sg_out:out integer range 0 to 9);　　end entity;　　architecture bav of c

73、lockset is　　signal a:integer range 0 to 5;　　signal fenshi1,fenge1,miaoge1: integer range 0 to 9;　　signal shishi1: integer range 0 to 9:=1;<p&g

74、t;　　signal shige1: integer range 0 to 9:=2;　　signal miaoshi1: integer range 0 to 9:=0;　　begin 　　process(module,key4)&

75、lt;b>　　begin　　if module=3 then 　　if key4'event and key4='1' then　　if a < 5 then　　a<=a+1;</b&g

76、t;　　else a<=0;　　end if;　　end if;　　end if;　　end process;

77、　　process(module,a,key1)　　begin　　if module=3 then　　if key1'event and key1='1' then&l

78、t;b>　　case a is　　when 0 =>　　if miaoge1 =9 then　　miaoge1<=0;　　else miaoge1<=miaoge1+1;

79、　　end if;　　when 1 => 　　if miaoshi1 =5 then　　miaoshi1<=0;　　else miaoshi1<=miaoshi1+1;

80、　　end if;　　when 2 =>　　if fenge1 =9 then　　fenge1<=0;　　else fenge1<=fenge1+1;<p&g

81、t;　　end if;　　when 3 =>　　if fenshi1 =5 then　　fenshi1<=0;　　else fenshi1<=fenshi1+1;　　end if

82、;　　when 4 => 　　if shige1 =9 then　　shige1<=0;　　else shige1<=shige1+1;　　end if;

83、　　when 5 => 　　if shishi1 =2 then　　shishi1<=0;　　else shishi1<=shishi1+1;　　end if; </p

84、>　　end case;　　end if;　　end if;　　end process;　　sg_out<=miaoge1;

85、　　ss_out<=miaoshi1;　　mg_out<=fenge1;　　ms_out<=fenshi1;　　hg_out<=shige1;　　hs_out<=shishi1;

86、　　end;　　8、鬧鐘喇叭輸出模塊　　library ieee; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_uns

87、igned.all;　　entity clocklaba is　　port(clk_100:in std_logic;　　hs1,hg1,ms1,mg1,ss1,sg1:in integer range 0 to 9;　　hs2,hg2,ms2,mg2,ss2,sg2:i

88、n integer range 0 to 9;　　laba:out std_logic);　　end entity;　　architecture bav of clocklaba is　　begin <p

89、>　　process(clk_100,　　hs1,hg1,ms1,mg1,ss1,sg1,　　hs2,hg2,ms2,mg2,ss2,sg2)　　begin　　if hs2=hs1 and hg2=hg1 and ms2=ms1

90、 and 　　mg2=mg1 and ss2=ss1 and sg2=sg1 then　　laba<=clk_100;　　else laba<='1';　　end if;<p&

91、gt;　　end process;　　end;　　9、掃描顯示模塊　　library ieee; 　　use ieee.std_logic_1164.

92、all;　　use ieee.std_logic_unsigned.all;　　entity scan_led is　　port(clk_10000:in std_logic;　　clk_1:in std_logic;　　key4

93、:in std_logic;　　module:in integer range 0 to 4;　　a0,a1,a3,a4,a6,a7:in integer range 0 to 9;　　sg:out std_logic_vector(6 downto 0);　　bt:ou

94、t std_logic_vector(7 downto 0));　　end;　　architecture one of scan_led is　　signal cnt8 :std_logic_vector(2 downto 0);--掃描計數(shù)信號<

95、;p>　　signal a :integer range 0 to 15;　　signal b:integer range 0 to 5;　　signal liang: std_logic;　　signal liang1: std_logic;　　signal li

96、ang2: std_logic;　　signal flash:integer range 0 to 2;　　signal fuzhi:integer range 0 to 1;　　signal fenshi1,fenge1,miaoge1: integer range 0 to 9;<

97、;p>　　signal shishi1: integer range 0 to 9:=1;　　signal shige1: integer range 0 to 9:=2;　　signal miaoshi1: integer range 0 to 9:=0;　　signal count1,count2,co

98、unt3:integer range 0 to 10;　　signal c:integer range 0 to 5;　　signal shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2: integer range 0 to 9;　　begin<

99、/b>　　p1: process(cnt8,liang,a0,a1,a3,a4,a6,a7,module,b,c)　　begin　　case cnt8 is　　when "000" => </p&

100、gt;　　if module=4 or module=2 or module=0 then bt<= "0000000"&(liang);a<=a0;　　end if;　　if module=3 then　　if

101、 b=5 then bt<="0000000"&(liang);a<=a0;　　else bt<="00000001" ;a<=a0;　　end if;　　end if;</b&g

102、t;　　if module=1 then　　if c=5 then bt<="0000000"&(liang);a<=a0;　　else bt<="00000001" ;a<=a0;

103、;　　end if;　　end if;　　when "001" => 　　if module=4 or module=2 or module=0 then bt<= "000000"&(liang

104、)&'0';a<=a1;　　end if;　　if module=3 then　　if b=4 then bt<= "000000"&(liang)&'0';a<=a1;</

105、p>　　else bt<="00000010" ;a<=a1;　　end if;　　end if;　　if module=1 then

106、　　if c=4 then bt<="000000"&(liang)&'0';a<=a1;　　else bt<="00000010" ;a<=a1;　　end if;<b&g

107、t;　　end if;　　when "010" => 　　if module=4 or module=2 or module=0 then bt<= "00000"&(liang)&"00";a<=15;<p&g

108、t;　　elsif module=3 then　　bt <= "00000100";a<=15;　　end if;　　when "011" => 　　if module=4

109、or module=2 or module=0 then bt<= "0000"&(liang)&"000";a<=a3;　　end if;　　if module=3 then　　if b=3 then b

110、t<= "0000"&(liang)&"000";a<=a3;　　else bt<="00001000" ;a<=a3;　　end if;　　end if;&

111、lt;/b>　　if module=1 then　　if c=3 then bt<="0000"&(liang)&"000";a<=a3;　　else bt<="00001000" ;a<=a3;</

112、p>　　end if;　　end if;　　when "100" =>　　if module=4 or module=2 or module=0 then bt<= "

113、000"&(liang)&"0000";a<=a4;　　end if;　　if module=3 then　　if b=2 then bt<= "000"&(liang)&&quo

114、t;0000";a<=a4;　　else bt<="00010000" ;a<=a4;　　end if;　　end if;　　if module=

115、1 then　　if c=2 then bt<="000"&(liang)&"0000";a<=a4;　　else bt<="00010000" ;a<=a4;　　end if;

116、;　　end if;　　when "101" => 　　if module=4 or module=2 or module=0 then bt<= "00"&(liang)&"00000"

117、;a<=15;　　elsif module=1 or module=3 then　　bt <= "00100000";a<=15;　　end if;　　when "110" =

118、>　　if module=4 or module=2 or module=0 then bt<= '0'&(liang)&"000000";a<=a6;　　end if;　　if module=3 the

119、n　　if b=1 then bt<= '0'&(liang)&"000000";a<=a6;　　else bt<="01000000" ;a<=a6;　　end if;</

120、p>　　end if;　　if module=1 then　　if c=1 then bt<='0'&(liang)&"000000";a<=a6;　　else bt<=&qu

121、ot;01000000" ;a<=a6;　　end if;　　end if;　　when "111" =>　　if module=4 or module=

122、2 or module=0 then bt<= (liang)&"0000000";a<=a7;　　end if;　　if module=3 then　　if b=0 then bt<=(liang)&"000

123、0000";a<=a7;　　else bt<="10000000" ;a<=a7;　　end if;　　end if;　　if module=1

124、then　　if c=0 then bt<=(liang)&"0000000";a<=a7;　　else bt<="10000000" ;a<=a7;　　end if;<p&

125、gt;　　end if;　　when others => null;　　end case;　　end process p1;　　p2:process(clk_10000)

126、　　begin　　if clk_10000'event and clk_10000 ='1' then cnt8 <= cnt8+1;　　end if;　　end process p2;

127、　　p3:process(a)　　begin　　case a is --譯碼電路　　when 0 => sg<= "0111111";　　when 1 =

128、> sg<= "0000110";　　when 2 => sg<= "1011011";　　when 3 => sg<= "1001111";　　when 4 => sg<= "1100110&q

129、uot;;　　when 5 => sg<= "1101101";　　when 6 => sg<= "1111101";　　when 7 => sg<= "0000111";

130、when 8 => sg<= "1111111";　　when 9 => sg<= "1101111";　　when 10 => sg<= "1110111";　　when 11 => sg<= "

131、;1111100";　　when 12 => sg<= "0111001";　　when 13 => sg<= "1011110";　　when 14 => sg<= "1111001";

132、　　when 15 => sg<= "1000000";　　when others => null;　　end case;　　end process p3;　　process

133、(key4,module) --選擇亮度　　begin 　　if module=4 then　　if key4'event and key4='1' then　　if flash =2 then <

134、/p>　　flash<=0; 　　else flash<=flash+1;　　end if;　　end if;　　end if;</

135、b>　　end process;　　process(clk_10000,flash) --亮度分頻　　begin　　if clk_10000'event and clk_10000 ='1

136、9; then　　case flash is　　when 0 => liang1<='1';　　when 1 => if count1=2 then 　　count1<=0; liang1<='1';<

137、/p>　　else count1<=count1+1;liang1<='0';　　end if;　　when 2 => if count2=4 then 　　count2<=0; liang1<=&#

138、39;1';　　else count2<=count2+1;liang1<='0';　　end if;　　end case;　　end if;

139、　　end process;　　process(module,fuzhi)　　begin　　if module=1 or module=3 then　　f

140、uzhi<=1;　　else fuzhi<=0;　　end if;　　end process;　　process(clk_1,liang2,key4)<b

141、>　　begin 　　if clk_1'event and clk_1 ='1' then　　liang2<=not liang2;　　end if;　　end proces

142、s;　　process(liang,liang1,liang2,fuzhi)　　begin　　case fuzhi is　　when 0 => liang <=liang1;　　w

143、hen 1 => liang <=liang2;　　when others =>null;　　end case;　　end process;　　process(module,key4)<

144、p>　　begin　　if module=3 then 　　if key4'event and key4='1' then　　if b < 5 then　　b<=b+1;&l

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

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