大規(guī)模數(shù)字邏輯課程設(shè)計(jì)---交通燈設(shè)計(jì)

1、<p>　　大規(guī)模數(shù)字邏輯課程設(shè)計(jì)</p><p><b>　　題目:交通燈設(shè)計(jì)</b></p><p>　　學(xué) 號(hào)： xxx </p><p>　　姓 名： xxx </p><p>　　班 級(jí)： xxx </p><p&

2、gt;　　2011年12月4日</p><p><b>　　目錄</b></p><p>　　1.交通信號(hào)燈控制的實(shí)驗(yàn)要求與思路3</p><p><b>　　1.1實(shí)驗(yàn)要求3</b></p><p><b>　　1.2實(shí)驗(yàn)思路3</b></p><

3、p>　　2.系統(tǒng)邏輯設(shè)計(jì)：4</p><p><b>　　3.源程序代碼4</b></p><p>　　(1)分頻器部分4</p><p><b>　?。?）控制模塊5</b></p><p><b>　　4.實(shí)驗(yàn)步驟:7</b></p><

4、;p>　　5. 實(shí)驗(yàn)原理圖：7</p><p><b>　　6.分配管腳8</b></p><p><b>　　7.運(yùn)行界面：8</b></p><p>　　8.總結(jié)與體會(huì)10</p><p><b>　　9.參考文獻(xiàn)10</b></p><

5、p>　　交通信號(hào)燈控制的實(shí)驗(yàn)要求與思路</p><p><b>　　1.1實(shí)驗(yàn)要求</b></p><p>　?。?）在交通燈控制系統(tǒng)中,要求東、西、南、北都有綠燈、黃燈、紅燈。當(dāng)控制系統(tǒng)啟動(dòng)執(zhí)行時(shí)，南北方向綠燈亮10s，過(guò)后由綠燈變?yōu)辄S燈并亮5s，而同時(shí)在這15s內(nèi)，東西方向?yàn)榧t燈并保持15s；當(dāng)15s過(guò)后，南北方向由黃燈變?yōu)榧t燈并亮15s，東西方向綠燈先亮1

6、0s，然后換為黃燈亮5s;按照這個(gè)控制步驟就可以實(shí)現(xiàn)系統(tǒng)的單次循環(huán)，重復(fù)以上四個(gè)狀態(tài)就可以實(shí)現(xiàn)交通燈控制系統(tǒng)的循環(huán)運(yùn)作。</p><p>　　（2）南北向的紅燈、黃燈、綠燈分別對(duì)應(yīng)開發(fā)板上的LED0,、LED1、LED2;</p><p>　　東西向的紅燈、黃燈、綠燈分別對(duì)應(yīng)開發(fā)板上的LED3、LED4、LED5;</p><p><b>　　時(shí)間分配表&

7、lt;/b></p><p><b>　　1.2實(shí)驗(yàn)思路</b></p><p>　　由上圖的時(shí)間分配可以列出其狀態(tài)列表</p><p>　　根據(jù)設(shè)計(jì)要求，系統(tǒng)狀態(tài)轉(zhuǎn)換圖如圖所示。</p><p><b>　　狀態(tài)轉(zhuǎn)換圖</b></p><p><b>　　系

8、統(tǒng)邏輯設(shè)計(jì)：</b></p><p>　　根據(jù)以上的設(shè)計(jì)要求，運(yùn)用模塊化的設(shè)計(jì)思路，我們?cè)赒uartus II8.0 軟件系統(tǒng)中設(shè)計(jì)了交通燈控制模塊、分頻器模塊，并通過(guò)各個(gè)模塊程序之間的端口合理連接和協(xié)調(diào)，成功設(shè)計(jì)出交通信號(hào)燈控制電路，得到邏輯結(jié)構(gòu)原理圖，即為整個(gè)交通信號(hào)燈控制電路的邏輯結(jié)構(gòu)。使用VerilogHDL語(yǔ)言設(shè)計(jì)相應(yīng)的模塊。</p><p><b>　　3

9、.源程序代碼</b></p><p>　　(1)// 分頻器部分 ，獲得便于試驗(yàn)觀察的時(shí)鐘信號(hào)</p><p>　　module clk_div(clk_out,clk_in);</p><p>　　input clk_in;</p><p>　　output clk_out;</p><p>　　reg

10、clk_out;</p><p>　　reg[25:0] counter; //50_000_000=1011_1110_1011_1100_0010_0000_00</p><p>　　parameter cnt=50_000_000; /// 50MHz is the sys clk,50_000_000=2FAF080</p><p>　　always @

11、(posedge clk_in)</p><p><b>　　begin</b></p><p>　　counter<=counter+1;</p><p>　　if(counter==cnt/2-1)</p><p><b>　　begin</b></p><p>　

12、　clk_out<=!clk_out;</p><p>　　counter<=0;</p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　endmodule</b></p><p>

13、;　　（2）//控制模塊：</p><p>　　module traffic(clk,reset,red1,yellow1,green1,red2,yellow2,green2);</p><p>　　input clk,reset;</p><p>　　output red1,yellow1,green1,red2,yellow2,green2; </p&g

14、t;<p>　　parameter st0=0,st1=1,st2=2,st3=3;</p><p>　　reg[4:0] state,nxstate;</p><p>　　reg red1,yellow1,green1,red2,yellow2,green2;</p><p>　　always @(posedge clk or posedge res

15、et)</p><p><b>　　begin</b></p><p><b>　　if(reset)</b></p><p>　　state=st0;</p><p><b>　　else</b></p><p>　　state=nxstate;<

16、;/p><p><b>　　end</b></p><p>　　always @(state)</p><p>　　case(state)</p><p>　　st0:begin//S0:南北綠(10秒),東西紅(10秒)</p><p>　　red1=1'b0;</p>&l

17、t;p>　　green1=1'b1;</p><p>　　yellow1=1'b0;</p><p>　　red2=1'b1;</p><p>　　green2=1'b0;</p><p>　　yellow2=1'b0;</p><p>　　nxstate=st1;<

18、/p><p><b>　　end</b></p><p>　　st1:begin//S1南北黃(5秒),東西紅(5秒)</p><p>　　red1=1'b0;</p><p>　　green1=1'b0;</p><p>　　yellow1=1'b1;</p>

19、<p>　　red2=1'b1;</p><p>　　green2=1'b0;</p><p>　　yellow2=1'b0;</p><p>　　nxstate=st2;</p><p><b>　　end</b></p><p>　　st2:begin//S2

20、:南北紅(10秒),東西綠(10秒)</p><p>　　red1=1'b1;</p><p>　　green1=1'b0;</p><p>　　yellow1=1'b0;</p><p>　　red2=1'b0;</p><p>　　green2=1'b1;</p>

21、<p>　　yellow2=1'b0;</p><p>　　nxstate=st3;</p><p><b>　　end</b></p><p>　　st3:begin //S3:南北紅(5秒),東西黃(5秒)</p><p>　　red1=1'b1;</p><p>

22、;　　green1=1'b0;</p><p>　　yellow1=1'b0;</p><p>　　red2=1'b0;</p><p>　　green2=1'b0;</p><p>　　yellow2=1'b1;</p><p>　　nxstate=st0;</p>

23、<p><b>　　end</b></p><p><b>　　endcase</b></p><p><b>　　endmodule</b></p><p><b>　　4.實(shí)驗(yàn)步驟:</b></p><p>　　將MODUL_SEL撥碼開

24、關(guān)組合為1,2,8撥上3,4,5,6,7撥下,是數(shù)碼管顯示為C1.</p><p>　　建立工程,對(duì)建立的工程命名、文件命名，選擇相應(yīng)的芯片及配置，然后在打開的工程下建立VerilogHDL語(yǔ)言編寫的文件：文件名分別是traffic、clk_div，將這兩個(gè)文件同時(shí)加入此工程內(nèi)。</p><p>　　將相應(yīng)的文件轉(zhuǎn)換為符號(hào)文件，并創(chuàng)建一個(gè)block，生成電路原理圖，然后將此文件保存到當(dāng)前工

25、程下，并將文件名命名為Block,然后將其設(shè)置為頂層實(shí)體。</p><p>　　將步驟2中生成的Block文件先進(jìn)行綜合，待綜合無(wú)誤之后進(jìn)行管腳分配，之后進(jìn)行全編譯生成我們需要下載到開發(fā)板上的sof文件，然后加入下載界面，選擇相應(yīng)的設(shè)置，且在JTAG模式下，然后下載該sof文件來(lái)觀察開發(fā)板上LED的變化現(xiàn)象。</p><p><b>　　5. 實(shí)驗(yàn)原理圖：</b>&l

26、t;/p><p>　　從圖中可以看出開發(fā)板的系統(tǒng)時(shí)鐘在經(jīng)過(guò)預(yù)分頻后會(huì)由50MHZ分頻到我們所需要的1HZ，然后在時(shí)鐘的控制下，信號(hào)燈會(huì)一次按照指定的順序來(lái)亮或者滅，從而達(dá)到信號(hào)燈的循環(huán)控制。</p><p><b>　　6.分配管腳</b></p><p><b>　　7.運(yùn)行界面：</b></p><p&

27、gt;　?。?）根據(jù)traffic文件代碼創(chuàng)建符號(hào)文件：</p><p>　?。?）根據(jù)clk_div文件代碼創(chuàng)建符號(hào)文件：</p><p><b>　?。?）綜合時(shí)顯示框</b></p><p>　?。?）全編譯時(shí)顯示框</p><p>　　（5）下載文件的界面：</p><p><b&g

28、t;　　8.總結(jié)與體會(huì)</b></p><p>　　通過(guò)這次的課程設(shè)計(jì)，使我對(duì)一些基礎(chǔ)知識(shí)進(jìn)一步的理解，熟練了軟件Qutars II8.0中的一些基本操作，并且對(duì)一個(gè)設(shè)計(jì)實(shí)例中的整個(gè)運(yùn)作流程有所了解，知道了每個(gè)操作步驟的具體作用，這樣可以是自己避免一些常規(guī)的錯(cuò)誤。在此編寫控制信號(hào)的代碼時(shí)候，其中有些語(yǔ)法知識(shí)需要認(rèn)真理解，當(dāng)編譯代碼時(shí)候發(fā)生錯(cuò)誤時(shí)需要一步一步地來(lái)進(jìn)行調(diào)試，只有這樣才能夠得到我們所需要的理