數(shù)字秒表課程設計

1、<p><b>　　電子技術課程設計</b></p><p><b>　　----數(shù)字秒表</b></p><p>　　學院 電子信息工程學院</p><p><b>　　專業(yè)、班級 </b></p><p>　　姓名 </

2、p><p><b>　　學號 </b></p><p>　　指導老師 </p><p><b>　　年月</b></p><p><b>　　數(shù)字秒表設計</b></p><p><b>　　設計任務與要求：</b&

3、gt;</p><p>　　設計一個數(shù)字秒表，要求它就有手控計秒，停擺和清零功能。</p><p><b>　　總體方框圖：</b></p><p><b>　　設計方案1</b></p><p>　　圖3.2.1為電子秒表的邏輯圖。按功能分成4個單元電路進行分析。 </p><

4、;p><b>　　圖3.2.1</b></p><p><b>　　1.基本RS觸發(fā)器</b></p><p>　　圖3.2.1中單元I為集成與非門構成的基本RS觸發(fā)器。屬低電平直接觸發(fā)的觸發(fā)器，有直接置位、復位的功能。</p><p>　　它的一路輸出Q作為單穩(wěn)態(tài)觸發(fā)器的輸入，另一路輸出Q作為與非門5的輸入控制信號

5、。</p><p>　　K2、K1接電平開關，不工作時置1。當K2置0、K1置1，則門1輸出Q=1，門2輸出Q=0，K2再置1、K1置1，Q、Q狀態(tài)不變，K2仍置1、K1置0，則Q由0變?yōu)?，門5開啟，為計數(shù)器啟動作好準備，Q由1變0，送出負脈沖，啟動單穩(wěn)態(tài)觸發(fā)器工作。</p><p>　　K1置0秒表清零并開始計時，K2置0秒表停止計時?；綬S觸發(fā)器在電子秒表中的職能是啟動和停止秒表工

6、作。</p><p><b>　　2.單穩(wěn)態(tài)觸發(fā)器</b></p><p>　　圖3.2.1中單元Ⅱ為集成與非門構成的微分型單穩(wěn)態(tài)觸發(fā)器，圖3.2.2為各點波形圖。</p><p>　　單穩(wěn)態(tài)觸發(fā)器的輸入觸發(fā)負脈沖信號ui由基本RS觸發(fā)器Q端提供，輸出負脈沖uｏ通過非門加到計數(shù)器的清除端R。</p><p>　　靜態(tài)時，

7、門4應處于截止狀態(tài)（輸出為高電平），故電阻R必須小于門的關門電阻Roff。定時元件RC取值不同，輸出脈沖寬度也不同。當觸發(fā)脈沖寬度小于輸出脈沖寬度時，可以省去輸入微分電路的RP和CP。</p><p>　　單穩(wěn)態(tài)觸發(fā)器在電子秒表中的職能是為計數(shù)器提供清零信號。當其輸出為低電平時，使各計數(shù)芯片（3片74LS90）的R的輸入為高電平（經過了反相器），完成計數(shù)器的復位，由于采用單穩(wěn)態(tài)觸發(fā)電路，R端的高電平維持時間即為暫

8、態(tài)維持時間，暫態(tài)結束后便進入正常計時狀態(tài)。</p><p><b>　　圖3.2.2</b></p><p><b>　　3.時鐘發(fā)生器</b></p><p>　　圖3.2.1中單元Ⅲ為555定時器構成的多諧振蕩器，是一種性能較好的時鐘源。</p><p>　　調節(jié)電位器RW，使在輸出端3獲得頻率

9、為50HZ的矩形波形信號，當基本RS觸發(fā)器Q＝1時，門5開啟，此時50HZ脈沖信號通過門5作為計數(shù)脈沖加于計數(shù)器1#的計數(shù)輸入端CP0。</p><p><b>　　4.計數(shù)及譯碼顯示</b></p><p>　　圖3.2.1中單元IV為二－五－十進制加法計數(shù)器74LS90構成電子秒表的計數(shù)單元。其中計數(shù)器74LS90 1#片接成五進制形式，對頻率為50HZ的時鐘脈沖

10、進行五分頻，在輸出端Q3取得周期為0.1S的矩形脈沖，作為計數(shù)器74LS90 2#片的時鐘輸入。計數(shù)器74LS90 2#片及計數(shù)器74LS90 3#片接成8421碼十進制形成，其輸出端與數(shù)字電路實驗箱中譯碼顯示部分的相應輸入端連接，可顯示0.1～9.9S計時。</p><p>　　集成異步計數(shù)器74LS90是異步二一五一十進制加法計數(shù)器，它既可以作二進制加法計數(shù)器，又可以作五進制和十進制加法計數(shù)器。其功能表如表3

11、.2.1所示，引腳排列見附錄。</p><p><b>　　表3.2.1</b></p><p>　　通過不同的連接方式，74LS90可以實現(xiàn)4種不同的邏輯功能，而且還可借助R0A、R0B對計數(shù)器清零，借助S9A、S9B將計數(shù)器置9。其具體功能詳述如下：</p><p>　?。?）計數(shù)脈沖從CP0輸入，Q0作為輸出端，為二進制計數(shù)器。</

12、p><p>　　（2）計數(shù)脈沖從CP1輸入，Q3Q2Q1作為輸出端，為異步五進制加法計數(shù)器。</p><p>　　（3）若將CP1和Q0相連，計數(shù)脈沖由CP0輸入， Q3Q2Q1Q0作為輸出端，則構成異步8421碼十進制加法計數(shù)器。</p><p>　?。?）若將CP0與Q3相連，計數(shù)脈沖CP1輸入，Q0Q3Q2Q1 作為輸出端，則構成異步5421碼十進制加法計數(shù)器。&

13、lt;/p><p>　?。?）清零、置9功能。</p><p>　?、佼惒角辶悖寒擱0A、R0B均為“1”；S9A、S9B中有“0”時，實現(xiàn)異步清零功能。</p><p>　?、谥?功能：當S9A、S9B均為“1”；R0A、R0B中有“0時”，實現(xiàn)置9功能。</p><p><b>　　仿真電路圖：</b></p>

14、;<p><b>　　設計方案2</b></p><p>　　選用器件：74LS04，74LS00，74LS160,74LS08,555定時器。</p><p><b>　　1﹒74LS04</b></p><p>　　所用芯片74LS04是一個有六個反相器的芯片，其邏輯框圖如下圖所示：</p>

15、<p><b>　　邏輯符號圖：</b></p><p><b>　　邏輯功能表如下圖：</b></p><p><b>　　邏輯函數(shù)式Y= A</b></p><p>　　2﹒74LS00，其邏輯框圖如下圖所示：</p><p><b>　　邏輯符號圖：

16、</b></p><p><b>　　邏輯功能表如下圖：</b></p><p><b>　　邏輯函數(shù)式Y=AB</b></p><p>　　3﹒555定時器是一種中規(guī)模集成電路，只要在外部配上適當阻容元件，就可以方便地構成脈沖產生和整形電路。</p><p>　　555集成定時器由五個

17、部分組成：</p><p>　　基本RS觸發(fā)器：由兩個“與非”門組成</p><p>　　比較器：C1、C2是兩個電壓比較器</p><p>　　分壓器：阻值均為5千歐的電阻串聯(lián)起來構成分壓器，為比較器C1和C2提供參考電壓。</p><p>　　晶體管開卷和輸出緩沖器：晶體管VT構成開關，其狀態(tài)受端控制。輸出緩沖器就是接在輸出端的反相器G3

18、，其作用是提高定時器的帶負載能力和隔離負載對定時器的影響。</p><p><b>　　其邏輯框圖如下：</b></p><p><b>　　邏輯符號如下：</b></p><p><b>　　邏輯功能表如下圖：</b></p><p><b>　　邏輯功能描述如下：

19、</b></p><p>　　555定時器的主要功能取決于比較器，比較器的輸出控制RS觸發(fā)器和放電管T的狀態(tài)。圖中RD為復位輸入端，當RD為低電平時，不管其他輸入端的狀態(tài)如何，輸出v0為低電平。因此在正常工作時，應將其接高電平。    由圖可知，當5腳懸空時，比較器C1和C2比較電壓分別為2/3VCC和1/3VCC。   

20、60;當vI1>2/3VCC，vI2>1/3VCC時，比較器C1輸出低電平，比較器C2輸出高電平，基本RS觸發(fā)器被置0,放電三極管T導通，輸出端vO為低電平。     當vI1<2/3VCC，vI2<1/3VCC時，比較器C1輸出高電平，比較器C2輸出低電平，基本RS觸發(fā)器被置1,放電三極管T截止，輸出端vO為高電平。　　當vI1<2/3VCC，vI2>1/

21、3VCC時，基本RS觸發(fā)器R =1、S =1,觸發(fā)器狀態(tài)不變，</p><p>　　電路亦保持原狀態(tài)不變。綜合上述分析，可得555定時器功能表如表10.11.1所示。如果在電壓控制端（5腳）施加一個外加電壓（其值在0-VCC之間），比較器的參考電壓將發(fā)生變化，電路相應的閾值、觸發(fā)電平也將隨之變化，進而影響電路的工作狀態(tài)。</p><p>　　圖三為國產雙極型定時器CB555內部電路結構原理

22、圖。它是由比較器C1和C2，基本RS觸發(fā)器和集電極開路的放電三極管TD三部分組成。 </p><p>　　其中VH是比較器C1的輸入端，v12是比較器C2的輸入端。C1和C2的參考電壓VR1和VR2由VCC經三個五千歐電阻分壓給出。在控制電壓輸入端VCO懸空時，VR1=2/3VCC,VR2=1/3VCC。如果VCO外接固定電壓，則VR1=VCO,VR2=1/2VCO.</p><p>　　

23、RD是置零輸入端。只要在RD端加上低電平，輸出端v0便立即被置成低電平，不受其他輸入端狀態(tài)的影響。正常工作時必須使RD處于高電平。圖中的數(shù)碼1—8為器件引腳的編號。</p><p>　　4﹒74LS160為十進制同步加法計數(shù)器</p><p>　　邏輯框圖如圖： </p><p><b>　　邏輯符號如圖：</b>

24、</p><p><b>　　邏輯功能表如下：</b></p><p><b>　　邏輯功能描述如下：</b></p><p>　　由邏輯圖與功能表知，在CT74LS160中LD為預置數(shù)控制端，D0-D3為數(shù)據(jù)輸入端，C為進位輸出端，RD為異步置零端，Q0-Q3位數(shù)據(jù)輸出端，EP和ET為工作狀態(tài)控制端。</p>

25、<p>　　當RC=0時所有觸發(fā)器將同時被置零，而且置零操作不受其他輸入端狀態(tài)的影響。當RC=1、LD=0時，電路工作在預置數(shù)狀態(tài)。這時門G16-G19的輸出始終是1，所以FF0-FF1輸入端J、K的狀態(tài)由D0-D3的狀態(tài)決定。當RC=LD=1而EP=0、ET=1時，由于這時門G16-G19的輸出均為0，亦即FF0-FF3均處在J=K=0的狀態(tài)，所以CP信號到達時它們保持原來的狀態(tài)不變。同時C的狀態(tài)也得到保持。如果ET=0

26、、則EP不論為何狀態(tài)，計數(shù)器的狀態(tài)也保持不變，但這時進位輸出C等于0。當RC=LD=EP=ET=1時，電路工作在計數(shù)狀態(tài)。從電路的0000狀態(tài)開始連續(xù)輸入16個計數(shù)脈沖時，電路將從1111的狀態(tài)返回0000的狀態(tài)，C端從高電平跳變至低電平。利用C端輸出的高電平或下降沿作為進位輸出信號。</p><p>　　其內部原理圖如下圖所示：</p><p><b>　　5.74LS08&l

27、t;/b></p><p>　　最簡單的與門可以用二極管和電阻組成。74LS08是四組二輸入端的與門。</p><p><b>　　其邏輯框圖如下圖：</b></p><p>　　其邏輯輯符號如下圖：</p><p><b>　　能表如下：</b></p><p>&l

28、t;b>　　6.LED </b></p><p>　　LED是發(fā)光二極管Light Emitting Diode的英文縮寫。</p><p>　　LED顯示屏是由發(fā)光二極管排列組成的一顯示器件。它采用低電壓掃描驅動，具有：耗電少、使用壽命長、成本低、亮度高、故障少、視角大、可視距離遠、規(guī)格品種全等特點。目前LED顯示屏作為新一代的信息傳播媒體，已經成為城市信息現(xiàn)代化建

29、設的標志。管腳１２３４分別接輸出段的Ｑ０、Ｑ１Ｑ２、Ｑ３．</p><p><b>　　電路仿真：</b></p><p><b>　　功能模塊：</b></p><p><b>　　計數(shù)，顯示部分：</b></p><p>　　用三個74LS160芯片構成循環(huán)、進位計數(shù)器，用

30、三個LED顯示屏顯示計數(shù)。</p><p><b>　　信號發(fā)生部分：</b></p><p>　　該部分有555計時器構成多諧振蕩器，為計數(shù)、譯碼器提供時鐘源。</p><p><b>　　開關控制：</b></p><p><b>　　控制開關：</b></p>

31、<p>　　J1和J2進行對時鐘信號發(fā)生器和計數(shù)、譯碼器進行控制用來實現(xiàn)秒表的計時、停擺和清零.</p><p><b>　　總電路圖：</b></p><p>　　開關可以控制秒表的計秒，停擺和清零功能。當開關J1和J2都置高電平是秒表計時開始。在計時時J2輸入低電平秒表停擺。當J1置低電平是秒表清零。</p><p><

32、b>　　仿真結果如圖：</b></p><p>　　開始計時：J1和J2都置高電平。</p><p>　　停擺：J1置高電平，J2輸入低電平。</p><p>　　清零：J1置低電平。</p><p><b>　　總結：</b></p><p>　　在仿真時方案1和方案2都可以實