數(shù)電課程設(shè)計報告---運算器

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文檔簡介

1、　　運算器　　摘要　　本設(shè)計是一個運算器，包括頂層電路圖、運算器模塊、按鍵模塊、控制信號模塊、修正模塊、顯示模塊幾大部分。該運算器用Quartus II仿真軟件設(shè)計并測試功能正常，下載到試驗箱驗證成功。　　關(guān)鍵詞：頂層

2、電路，運算器模塊，按鍵模塊，控制信號模塊，修正模塊，顯示模塊。　　目　錄　　前　言3　　第1章系統(tǒng)原理7　　1.1系統(tǒng)功能7&

3、lt;p>　　1.2頂層電路7　　1.3系統(tǒng)設(shè)計原理8　　第2章系統(tǒng)組成9　　2.1按鍵模塊9　　2.2控制信號模塊12　　2.3修正模

4、塊15　　2.4顯示模塊19　　2.5運算器模塊23　　第三章下載驗證25　　3.1引腳鎖定設(shè)置25　　3.2 配置文件下載26　　3.3硬件測試26

5、　　結(jié)論27　　謝辭28　　參考文獻29　　前　言　　世界上第一片F(xiàn)PGA由美國Xilinx公

6、司于1985年率先推出。進入21世紀之后，以FPGA為核心的單片系統(tǒng)（SOC）和可編程系統(tǒng)（SOPC）有了顯著的發(fā)展，單片F(xiàn)PGA的集成規(guī)模已達到幾百萬門，其工作速度已超過300MHz。FPGA在結(jié)構(gòu)上已經(jīng)實現(xiàn)了復(fù)雜系統(tǒng)所需要的主要功能，并將多種功能集成在一片F(xiàn)PGA器件中，如嵌入式存儲器、嵌入式乘法器、嵌入式處理器、高速I/O緩沖器、外置存儲器接口和實現(xiàn)數(shù)字信號處理的DSP等功能。　　隨著FP

7、GA性能的不斷完善，F(xiàn)PGA器件的種類日益豐富，受到世界范圍內(nèi)電子設(shè)計人員的普遍歡迎，并占據(jù)了較大的市場，其生產(chǎn)廠家也由原來的Xilinx公司一家增加到Altera、Actel、lattice等十幾家公司。　　Altera公司的主要產(chǎn)品有：屬于FPGA的FLEX、ACEX、APEX、Mercury、Excalibur、Stratix和Cyclone等系列；屬于CPLD的MAX和Classic系列

8、。開發(fā)工具有，被普遍認為是最優(yōu)秀PLD 開發(fā)平臺之一的MAX+Plus II和支持APEX、Mercury、Excalibur、Stratix和Cyclone系列器件的Quartus II開發(fā)軟件。　　Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Langu

9、age）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。　　我的運算器和電子表主要是用VHDL語言編寫，以Quartus II為依托，并下載到FPGA驗證板驗證功能成功，能夠初步完成簡單的四種運算和電子表的調(diào)節(jié)。　　隨著大規(guī)模集成電路技術(shù)和計算機技術(shù)的高速發(fā)展，在涉及通信、國防、工業(yè)自動化、計算機設(shè)計與應(yīng)

10、用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中，F(xiàn)PGA技術(shù)的含量正以驚人的速度提升。電子類的新技術(shù)項目的開發(fā)也更多地依賴于FPGA技術(shù)的應(yīng)用，特別是隨著HDL等硬件描述語言綜合功能和性能的提高，計算機中許多重要的元件（包括CPU）都用硬件描述語言來設(shè)計和表達，許多微機CPU、硬核嵌入式系統(tǒng)（如ARM、MIPS）、軟核嵌入式系統(tǒng)（如NiosII）、大型CPU，乃至整個計算機系統(tǒng)都用FPGA來實現(xiàn)，即所謂的單片系統(tǒng)SOC或SOPC(System

11、On a Chip、System On a Programmerable Chip)。計算機和CPU的設(shè)計技術(shù)及其實現(xiàn)途徑進入了一個全新的時代！不但如此，傳統(tǒng)的CPU結(jié)構(gòu)模式，如馮諾依曼結(jié)構(gòu)和哈佛結(jié)構(gòu)正在接受巨大的挑戰(zhàn)。　　例如美國Wincom Systems 公司推出一款令人驚嘆的服務(wù)器，其核心部分是由FPGA完成的超強功能CPU。該系統(tǒng)工作能力超過50臺DELL或IBM計算機，或SUN Mi

12、crosystems 公司的服務(wù)器。該服務(wù)器的處理速度要比傳統(tǒng)服務(wù)器快50到300倍。我們知道，傳統(tǒng)的PC機及服務(wù)器通常采用諸如Intel公司的奔騰處理器或SUN公司的SPARC芯片作為中央處理單元，而Wincom Systems的這款產(chǎn)品卻沒有采用微處理器，而是由FPGA芯片驅(qū)動。FPGA芯片的運行速度雖比奔騰處理器慢，但可并行處理多項任務(wù)，而微處理器一次僅能處理一項任務(wù)。因此，Wincom Systems的服務(wù)器只需配置幾個價格僅為

13、2000多美元的FPGA芯片，便可擊敗SUN公司的服務(wù)器或采用Intel處理器的計算機。　　50多年前，匈牙利數(shù)學(xué)家馮諾依曼提出了計算機的設(shè)計構(gòu)想：通過中央處理器從儲存器中存取數(shù)據(jù)，并逐一處理各項任務(wù)。然而現(xiàn)在，卻采用FPGA取代傳統(tǒng)微處理器獲得了更高的性能，致使美國Xilinx公司的首席執(zhí)行官Willem Roelandts 認為：“由馮諾依曼提出的電腦架構(gòu)已經(jīng)走到盡頭”，“可編程芯片將掀起下

14、一輪應(yīng)用高潮”。　　FPGA芯片操作靈活，可以重復(fù)擦寫無限次，而微處理器均采用固定電路，只能進行一次性設(shè)計。設(shè)計人員可通過改變FPGA中晶體管的開關(guān)狀態(tài)對電路進行重寫，即重配置，從而盡管FPGA芯片的時鐘頻率要低于奔騰處理器，但是由于FPGA芯片可并行處理各種不同的運算，所以可以完成許多復(fù)雜的任務(wù)。正如Willem Roelandts所說的，“我們認為下一代超級電腦將基于可編程邏輯器件”，他聲稱

15、，這種機器的功能比目前最大的超級電腦還要強大許多倍。EDA專家William Carter認為，只要EDA開發(fā)工具的功能允許，將有無數(shù)的證據(jù)證明FPGA 具有這種神奇的能力，進而實現(xiàn)基于FPGA的超級電腦的開發(fā)。　　此外，美國加州大學(xué)伯克利分校和楊百翰大學(xué)的研究人員也正在設(shè)計基于FPGA的電腦，這些電腦可在運行中實現(xiàn)動態(tài)重配置。這對定位危險目標等軍事應(yīng)用和面容識別之類的計算密集型安全應(yīng)用十分有用

16、。由此看來，在計算機應(yīng)用領(lǐng)域和計算機系統(tǒng)設(shè)計領(lǐng)域中，EDA技術(shù)和FPGA的應(yīng)用方興未艾！　　硬件描述語言HDL(Hardware Description Language)是EDA技術(shù)的另一重要組成部分，常見的HDL有：VHDL、Verilog HDL、System Verilog和SystemC。其中VHDL、Verilog在現(xiàn)在EDA設(shè)計中使用最多，也得到幾乎所有的主流EDA工具的支持。而后

17、兩種HDL 語言尚處于完善過程中。　　VHDL語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。　　VHDL具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述能力，在語言易讀性和層次化結(jié)構(gòu)設(shè)計方面表現(xiàn)了強大的生命力和應(yīng)用潛力。因此，VHDL支持各種模

18、式的設(shè)計方法：自頂向下與自底向上或混合方法，在面對當(dāng)今許多電子產(chǎn)品生命周期縮短，需要多次重新設(shè)計以融入最新技術(shù)、改變工藝等方面， VHDL都表現(xiàn)了良好的適應(yīng)性。　　第1章系統(tǒng)原理　　1.1 系統(tǒng)功能　　該系統(tǒng)是基于FPGA設(shè)計的簡單運

19、算器，可以實現(xiàn)-7到+7范圍內(nèi)的加、減、與、異或運算。　　1.2 頂層電路　　1.3 系統(tǒng)設(shè)計原理　　該運算器電路由按鍵、控制、修正、顯示、運算五大模塊組成，實現(xiàn)加、減、與、異或運算功能。首先按鍵模塊用以輸入數(shù)據(jù)，通過控制模塊傳送到運算器模塊進行運算，修正模塊對結(jié)果進行修正，

20、最后顯示模塊實現(xiàn)把運算過程顯示到LCD顯示器上。　　第2章系統(tǒng)組成　　2.1 按鍵模塊　　2.1.1按鍵模塊VHDL實現(xiàn)　　LIBRARY IEEE;

21、　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY KEY IS　　PORT( EN : OU

22、T STD_LOGIC;　　YSF : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);　　RSTN,CLK : IN STD_LOGIC;　　KEYA,KEYB : IN STD_LOGIC;　　KADD,KSUB,KAND,KXOR,KEQU :

23、 IN STD_LOGIC; 　　A,B,C,D :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　XSYSF : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　XA,XB :OUT STD_LOGIC_VECTOR(7 DOWNTO 0));

24、;　　END KEY;　　ARCHITECTURE ARCH OF KEY IS 　　SIGNAL TKADD,TKSUB,TKAND,TKXOR,TKEQU :STD_LOGIC;　　SIGNAL TA,TB :STD_LOGIC_VE

25、CTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(KEYA,RSTN)　　BEGIN　　IF RSTN='0'THEN TA<="0000&quo

26、t;;　　ELSIF(KEYA'EVENT AND KEYA='1')THEN　　TA<=TA+1;　　END IF;　　END PROCESS;

27、　　PROCESS(KEYB,RSTN)　　BEGIN　　IF RSTN='0'THEN TB<="0000";　　ELSIF(KEYB'EVENT AND KEYB='1')THEN&l

28、t;/p>　　TB<=TB+1;　　END IF;　　END PROCESS;　　PROCESS(RSTN,KADD)　　BEGIN</b

29、>　　IF RSTN='0'THEN TKADD<='0';　　ELSIF (KADD'EVENT AND KADD='1')THEN TKADD<='1';END IF;　　END PROCESS;

30、　　PROCESS(RSTN,KSUB)　　BEGIN　　IF RSTN='0'THEN TKSUB<='0';　　ELSIF (KSUB'EVENT AND KSUB='1')THEN T

31、KSUB<='1';END IF;　　END PROCESS;　　PROCESS(RSTN,KAND)　　BEGIN　　IF RSTN='0'THEN TKAND<='0';

32、　　ELSIF (KAND'EVENT AND KAND='1')THEN TKAND<='1';END IF;　　END PROCESS;　　PROCESS(RSTN,KXOR)　　BEGIN</b

33、>　　IF RSTN='0'THEN TKXOR<='0';　　ELSIF (KXOR'EVENT AND KXOR='1')THEN TKXOR<='1';END IF;　　END PROCESS;

34、　　PROCESS(RSTN,KEQU)　　BEGIN　　IF RSTN='0'THEN TKEQU<='0';　　ELSIF (KEQU'EVENT AND KEQU='1')THEN TK

35、EQU<='1';END IF;　　END PROCESS;　　PROCESS(RSTN,CLK,TKADD,TKSUB,TKAND,TKXOR,TKEQU,TA,TB)　　BEGIN　　IF RSTN='

36、;0'THEN YSF<="00";EN<='0';XSYSF<="00100000";　　ELSIF(CLK'EVENT AND CLK='1')THEN　　IF TKADD='1'THEN YSF<="00&q

37、uot;;XSYSF<="00101011";A<=TA;B<=TB;END IF; 　　IF TKSUB='1'THEN YSF<="01";XSYSF<="00101101";A<=TA;B<=TB;END IF;　　IF T

38、KAND='1'THEN YSF<="10";XSYSF<="00101010";A<=TA;C<=TB;END IF;　　IF TKXOR='1'THEN YSF<="11";XSYSF<="00101111";A<=TA;D<=T

39、B;END IF;　　IF TKEQU='1'THEN EN<='1';END IF;　　END IF;　　END PROCESS;　　PROCESS(TA,TB,CLK)

40、;　　BEGIN　　IF(CLK'EVENT AND CLK='1')THEN　　CASE TA IS　　WHEN"0000"=>XA<="00110000";

41、;　　WHEN"0001"=>XA<="00110001";　　WHEN"0010"=>XA<="00110010";　　WHEN"0011"=>XA<="00110011";&

42、lt;/p>　　WHEN"0100"=>XA<="00110100";　　WHEN"0101"=>XA<="00110101";　　WHEN"0110"=>XA<="00110110

43、";　　WHEN"0111"=>XA<="00110111";　　WHEN"1000"=>XA<="00111000";　　WHEN"1001"=>XA<="

44、00111001";　　WHEN"1010"=>XA<="01000001";　　WHEN"1011"=>XA<="01000010";　　WHEN"1100"=>XA<

45、;="01000011";　　WHEN"1101"=>XA<="01000100";　　WHEN"1110"=>XA<="01000101";　　WHEN"1111"=&

46、gt;XA<="01000110";　　WHEN OTHERS=>NULL;　　END CASE;　　CASE TB IS　　WHEN"0000"=>XB<="

47、00110000";　　WHEN"0001"=>XB<="00110001";　　WHEN"0010"=>XB<="00110010";　　WHEN"0011"=>XB<

48、;="00110011";　　WHEN"0100"=>XB<="00110100";　　WHEN"0101"=>XB<="00110101";　　WHEN"0110"=&

49、gt;XB<="00110110";　　WHEN"0111"=>XB<="00110111";　　WHEN"1000"=>XB<="00111000";　　WHEN"1001

50、"=>XB<="00111001";　　WHEN"1010"=>XB<="01000001";　　WHEN"1011"=>XB<="01000010";　　WHEN&q

51、uot;1100"=>XB<="01000011";　　WHEN"1101"=>XB<="01000100";　　WHEN"1110"=>XB<="01000101";

52、　　WHEN"1111"=>XB<="01000110";　　WHEN OTHERS=>NULL;　　END CASE;　　END IF;

53、　　END PROCESS;　　END ARCH;　　2.1.2 按鍵模塊仿真波形圖　　2.1.3按鍵模塊封裝圖　　2.1.4模塊功能　　該模塊實現(xiàn)的是按

54、鍵輸入，通過按鍵的輸入可以實現(xiàn)輸入加減，與和異或的運算符號，以及A和B的值。　　2.2 控制信號模塊　　2.2.1 控制信號模塊VHDL實現(xiàn)　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

55、　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CP3 IS　　PORT ( RSTN,CLK:IN STD_LOGIC;　　CP,CPT,CPMUX:BUFFER ST

56、D_LOGIC;　　SADD,SSUB,SAND,SXOR:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));　　END CP3;　　ARCHITECTURE BEHAVIORAL OF CP3 IS　　TYPE S

57、TATE1 IS(S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11);　　SIGNAL PRES1,NXS1:STATE1;　　TYPE STATE2 IS(SS0,SS1,SS2,SS3);　　SIGNAL PRES2,NXS2:STATE2;

58、　　BEGIN　　PROCESS(CLK,RSTN)　　BEGIN　　IF (RSTN='0')THEN PRES1<=S0;　　ELSIF(CLK'EVENT AN

59、D CLK='1')THEN　　PRES1<=NXS1;　　END IF;　　END PROCESS;　　PROCESS(PRES1)　　BEGIN&l

60、t;/b>　　CASE PRES1 IS　　WHEN S0=>　　CP<='1';CPMUX<='0';CPT<='0';NXS1<=S1;<b

61、>　　WHEN S1=>　　CP<='0';CPMUX<='0';CPT<='0';NXS1<=S2;　　WHEN S2=>　　CP<='0';

62、CPMUX<='1';CPT<='0';NXS1<=S3;　　WHEN S3=>　　CP<='1';CPMUX<='1';CPT<='0';NXS1<=S4;<

63、p>　　WHEN S4=>　　CP<='1';CPMUX<='0';CPT<='0';NXS1<=S5;　　WHEN S5=>　　CP<=&#

64、39;0';CPMUX<='0';CPT<='0';NXS1<=S6;　　WHEN S6=>　　CP<='0';CPMUX<='1';CPT<='0';NXS1<=S7;</p

65、>　　WHEN S7=>　　CP<='1';CPMUX<='1';CPT<='0';NXS1<=S8;　　WHEN S8=>

66、　CP<='1';CPMUX<='1';CPT<='0';NXS1<=S9;　　WHEN S9=>　　CP<='0';CPMUX<='1';CPT<='1';NXS1<

67、=S10;　　WHEN S10=>　　CP<='0';CPMUX<='1';CPT<='1';NXS1<=S11;　　WHEN S11=>　　CP<='1';CPMU

68、X<='1';CPT<='1';NXS1<=S11;　　END CASE;　　END PROCESS;　　PROCESS(CP,RSTN)　　BEGIN</b&

69、gt;　　IF(RSTN='0')THEN PRES2<=SS0;　　ELSIF(CP'EVENT AND CP='0')THEN　　PRES2<=NXS2;　　END IF;<

70、;/p>　　END PROCESS;　　PROCESS(PRES2)　　BEGIN　　CASE PRES2 IS　　WHEN SS0=>　　SADD<=

71、"00";SSUB<="00";SAND<="00";SXOR<="00";　　NXS2<=SS1;　　WHEN SS1=>　　SADD<="01";SSUB<="

72、;00";SAND<="00";SXOR<="00";　　NXS2<=SS2;　　WHEN SS2=>　　SADD<="00";SSUB<="01";SAND<="10&q

73、uot;;SXOR<="11";　　NXS2<=SS3;　　WHEN SS3=>　　SADD<="00";SSUB<="01";SAND<="10";SXOR<="11";

74、　　NXS2<=SS3;　　END CASE ;　　END PROCESS;　　END BEHAVIORAL;;　　2.2.2 控制信號模塊仿真波形　　2.2.3 控制信號模塊封裝圖

75、　　2.2.4 模塊功能　　. 該模塊控制信號產(chǎn)生的四種運算。CPMUX是將輸入數(shù)字寄存與按鍵模塊，在CP上升沿輸入到運算器，當(dāng)CPT=0時開始計算。這里實現(xiàn)的是A+B結(jié)果送入A，A-B的結(jié)果送入B，A與C的結(jié)果送入C，A異或D的結(jié)果送入D。　　2.3 修正模塊</

76、p>　　2.3.1 修正模塊VHDL實現(xiàn)　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIG

77、NED.ALL;　　ENTITY XZJG IS 　　PORT(RSTN:IN STD_LOGIC;　　S:IN STD_LOGIC_VECTOR(1 DOWNTO 0);　　CLK,OVER,COUT:IN STD_LOGIC;

78、　　T:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　FH:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　SH,SL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END XZJG;

79、　　ARCHITECTURE BEHAVIORAL OF XZJG IS 　　SIGNAL OC:STD_LOGIC_VECTOR(1 DOWNTO 0);　　SIGNAL TH,TL:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN

80、;　　PROCESS(RSTN,CLK,OVER,COUT)　　BEGIN　　IF(CLK'EVENT AND CLK='1')THEN　　OC<=OVER & COUT;

81、　　END IF;　　END PROCESS;　　PROCESS(OC,CLK)　　BEGIN　　IF(RSTN='0')THEN<

82、p>　　TH<="0000";TL<="0000";　　ELSIF(CLK'EVENT AND CLK='1')THEN　　CASE OC IS 　　WHEN "00"=>TH<="0000

83、";　　CASE T IS 　　WHEN"0000"=>TL<="0000";FH<="00101011";　　WHEN"0001"=>TL<="0001";FH<=&

84、quot;00101011";　　WHEN"0010"=>TL<="0010";FH<="00101011";　　WHEN"0011"=>TL<="0011";FH<="00101011";

85、　　WHEN"0100"=>TL<="0100";FH<="00101011";　　WHEN"0101"=>TL<="0101";FH<="00101011";

86、;　　WHEN"0110"=>TL<="0110";FH<="00101011";　　WHEN"0111"=>TL<="0111";FH<="00101011";　　WHEN"1000&qu

87、ot;=>TL<="1000";FH<="00101101";　　WHEN"1001"=>TL<="0111";FH<="00101101";　　WHEN"1010"=>TL<="

88、;0110";FH<="00101101";　　WHEN"1011"=>TL<="0101";FH<="00101101";　　WHEN"1100"=>TL<="0100";FH<=&

89、quot;00101101";　　WHEN"1101"=>TL<="0011";FH<="00101101";　　WHEN"1110"=>TL<="0010";FH<="00101101";

90、　　WHEN"1111"=>TL<="0001";FH<="00101101";　　WHEN OTHERS=>NULL;　　END CASE;　　WH

91、EN "01"=>TH<="0000";　　CASE T IS 　　WHEN"0000"=>TL<="0000";FH<="00101011";　　WHEN"0001&qu

92、ot;=>TL<="0001";FH<="00101011";　　WHEN"0010"=>TL<="0010";FH<="00101011";　　WHEN"0011"=>TL<="

93、;0011";FH<="00101011";　　WHEN"0100"=>TL<="0100";FH<="00101011";　　WHEN"0101"=>TL<="0101";FH<=&

94、quot;00101011";　　WHEN"0110"=>TL<="0110";FH<="00101011";　　WHEN"0111"=>TL<="0111";FH<="00101011";

95、　　WHEN"1000"=>TL<="1000";FH<="00101101";　　WHEN"1001"=>TL<="0111";FH<="00101101";

96、;　　WHEN"1010"=>TL<="0110";FH<="00101101";　　WHEN"1011"=>TL<="0101";FH<="00101101";　　WHEN"1100&qu

97、ot;=>TL<="0100";FH<="00101101";　　WHEN"1101"=>TL<="0011";FH<="00101101";　　WHEN"1110"=>TL<="

98、;0010";FH<="00101101";　　WHEN"1111"=>TL<="0001";FH<="00101101";　　WHEN OTHERS=>NULL; 　　END

99、 CASE;　　WHEN"10"=>FH<="00101011";　　CASE T IS　　WHEN"1000"=>TH<="0000";TL<=

100、"1000";　　WHEN"1001"=>TH<="0000";TL<="1001";　　WHEN"1010"=>TH<="0001";TL<="0000";

101、　　WHEN"1011"=>TH<="0001";TL<="0001";　　WHEN"1100"=>TH<="0001";TL<="0010";　　WHEN"1101&q

102、uot;=>TH<="0001";TL<="0011";　　WHEN"1110"=>TH<="0001";TL<="0100";　　WHEN OTHERS=>NULL;&l

103、t;b>　　END CASE;　　WHEN"11"=>FH<="00101101";　　CASE T IS　　WHEN"0000"=>TH<="0001&q

104、uot;;TL<="0110";　　WHEN"0001"=>TH<="0001";TL<="0101";　　WHEN"0010"=>TH<="0001";TL<="0100"

105、;　　WHEN"0011"=>TH<="0001";TL<="0011";　　WHEN"0100"=>TH<="0001";TL<="0010";　　WHEN

106、"0101"=>TH<="0001";TL<="0001";　　WHEN"0110"=>TH<="0001";TL<="0000";　　WHEN"0111"=>TH<=

107、"0000";TL<="1001";　　WHEN OTHERS=>NULL;　　END CASE;　　END CASE;　　E

108、ND IF;　　END PROCESS;　　PROCESS(RSTN,S,TH,TL,CLK)　　BEGIN　　IF(RSTN='0')THEN SH<="0000";SL

109、<="0000";　　ELSIF(CLK'EVENT AND CLK='0')THEN　　CASE S IS 　　WHEN"00"=>SH<=TH;SL<=TL;　　WHEN"

110、;01"=>SH<=TH;SL<=TL;　　WHEN"10"=>SH<="0000";SL<=T;　　WHEN"11"=>SH<="0000";SL<=T; <b

111、>　　END CASE;　　END IF;　　END PROCESS;　　END BEHAVIORAL;　　2.3.2 修正模塊仿真波形　　正溢出波

112、形：　　負溢出波形：　　2.3.3 修正模塊封裝圖　　2.3.4 模塊功能 　　對結(jié)果的正、負溢出進行修正的模塊。 　　2.4 顯示模塊

113、;　　2.4.1 顯示模塊VHDL實現(xiàn)　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC

114、_UNSIGNED.ALL;　　ENTITY XIANSHI IS　　PORT(CLK:IN STD_LOGIC;　　R0:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　R1,R2:IN STD_LOGIC_VECTOR(3 DOWNTO 0);&l

115、t;/p>　　R3,R4,R5: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　RS:BUFFER STD_LOGIC;　　RW:OUT STD_LOGIC;　　EN:OUT STD_LOGIC;　　CLK_OUT:BUF

116、FER STD_LOGIC;　　D:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0));　　END XIANSHI;　　ARCHITECTURE BEHAVIORAL OF XIANSHI IS　　TYPE XIANSHI IS ARRAY(0 TO

117、 31)OF STD_LOGIC_VECTOR(7 DOWNTO 0);　　SIGNAL QX : XIANSHI :=((OTHERS=>"00100000"));　　TYPE STATE IS (CLEAR,IDS,DLNF,DCB,DDRAM1,OUTDATA1,DDRAM2,OUTDATA2);

118、　　SIGNAL COUNT :STD_LOGIC_VECTOR(15 DOWNTO 0);　　SIGNAL LCLK_OUT :STD_LOGIC;　　SIGNAL COUNTS :INTEGER RANGE 0 TO 3000000:=0;　　SIGNAL CURRENT_STATE

119、:STATE;　　SIGNAL TEMPA :STD_LOGIC_VECTOR(4 DOWNTO 0):="00000";　　BEGIN　　PROCESS(CLK_OUT,CLK)　　BEGIN&

120、lt;/b>　　IF(RISING_EDGE(CLK))THEN　　COUNTS<=COUNTS+1;　　IF(COUNTS=3000000)THEN　　CLK_OUT<=NOT CLK_OUT;

121、;　　END IF;　　END IF;　　END PROCESS;　　QX(2)<=R3;　　QX(3)<=R4;　　QX(4)<=R5;</p&g

122、t;　　QX(5)<="00100000";　　QX(6)<=R0;　　QX(7)<="0011"&R1;　　QX(8)<="0011"&R2;　　P

123、ROCESS(CLK,LCLK_OUT)　　BEGIN　　IF(RISING_EDGE(CLK))THEN　　COUNT<=COUNT+1;　　IF(COUNT=0)THEN　　LCLK

124、_OUT<=NOT LCLK_OUT;　　END IF;　　END IF;　　END PROCESS;　　EN<=LCLK_OUT;　　PRO

125、CESS(LCLK_OUT,CURRENT_STATE)　　BEGIN　　IF RISING_EDGE(LCLK_OUT)THEN　　RS<='0';　　R

126、W<='0';　　CASE CURRENT_STATE IS　　WHEN CLEAR=>　　D<="00000001";　　CURRENT_STATE<=DLNF;&l

127、t;p>　　WHEN DLNF=>　　D<="00111000";　　CURRENT_STATE<=IDS;　　WHEN IDS=>　　D<="00000110";<

128、p>　　CURRENT_STATE<=DCB;　　WHEN DCB=>　　D<="00001100";　　CURRENT_STATE<=DDRAM1;　　WHEN DDRAM1=><p&

129、gt;　　D<="10000000"+TEMPA(3 DOWNTO 0);　　CURRENT_STATE<=OUTDATA1;　　WHEN OUTDATA1=>　　RS<='1';<p&

130、gt;　　D<=QX(CONV_INTEGER(TEMPA));　　TEMPA<=TEMPA+1;　　IF TEMPA="10000"THEN　　CURRENT_STATE<=DDRAM2;　　ELSE</b&

131、gt;　　CURRENT_STATE<=DDRAM1;　　END IF;　　WHEN DDRAM2=>　　D<="11000000"+TEMPA(3 DOWNTO 0);&

132、lt;p>　　CURRENT_STATE<=OUTDATA2;　　WHEN OUTDATA2=> RS<='1';　　D<=QX(CONV_INTEGER(TEMPA));　　TEMPA<=TEMPA+1;　　IF

133、 TEMPA="00000"THEN　　CURRENT_STATE<=DDRAM1;　　ELSE 　　CURRENT_STATE<=DDRAM2;　　END IF;

134、　　WHEN OTHERS=>NULL;　　END CASE;　　END IF;　　END PROCESS;　　END BEHAVIORAL;<

135、;/p>　　2.4.2 顯示模塊封裝圖　　2.4.3 模塊功能　　控制在LCD顯示屏上進行顯示的部件。　　2.5 運算器模塊　　2.5.1 運算器模塊邏輯電路圖

136、2.5.2 運算器模塊封裝圖　　2.5.3 模塊功能　　進行與、異或、加、減運算的核心部件，是整個設(shè)計的心臟。　　第3章下載驗證　　3.1 引腳鎖定設(shè)置　　3.1.1 器件選擇</p

137、>　　進行器件選擇之前進行一次全編譯，無誤后在菜單欄里選擇Assignment里的Device，按下圖選擇。　　圖 3-1 器件選擇　　3.1.2 引腳分配　　引腳分配如下圖，分配之后再進行一次全編譯。　　圖 3-2 引腳分配</p&g

138、t;　　3.2 配置文件下載　　設(shè)置編程器選擇HardWare Setup里的USB-ByteBlasterMV，按下Start下載到試驗板。　　圖 3-3 下載到試驗板　　3.3 硬件測試　　試驗板上有8個按鍵

139、，按照設(shè)計好的按鍵，分別為與、異或、加、減、運算數(shù)、被運算數(shù)、清零、等于。我們可對四種運算進行多次驗證，以測試運算器是否正常工作。　　結(jié)論　　本次設(shè)計為簡單運算器，運算器可以進行簡單的加、減、與、異或四種運算，還很許多方面需要完善。　　比如乘、除運算都無法進行，只能進行一位十

140、進制數(shù)的運算等等，這些都需要我不斷的學(xué)習(xí)。這次設(shè)計中，有很多次下載驗證不成功，我進行了仔細的檢查，改寫代碼，終于成功完成設(shè)計。但設(shè)計的過程值得我們的關(guān)注。采用VHDL 編寫的程序，使對硬件了解很少的我也能完成一個初步能完成簡單運算器功能的設(shè)計，而且硬件的設(shè)計軟件化，更加速了設(shè)計過程。相比復(fù)雜的電路圖而言，VHDL程序更加易懂，而且更容易修改，這體現(xiàn)了用VHDL語言設(shè)計電路的優(yōu)越性。　　通過這次課

141、程設(shè)計，更加深刻理解了FPGA器件的開發(fā)過程，更加深刻的了解到FPGA的發(fā)展前景，相比單進程但速度很高的微處理器而言，F(xiàn)PGA器件多進程處理能力更強大，而且耗費更低，設(shè)計可以隨時更改。　　正如美國Xilinx公司的首席執(zhí)行官Willem Roelandts 所說：“由馮諾依曼提出的電腦架構(gòu)已經(jīng)走到盡頭”，“可編程芯片將掀起下一輪應(yīng)用高潮”?；贔PGA開發(fā)的可編程器件將會在各種領(lǐng)域大規(guī)模應(yīng)用，而

142、且FPGA器件設(shè)計可更改，將會減少電子垃圾的產(chǎn)生，更加合理的利用資源。　　謝辭　　在本課題研究與設(shè)計的過程中，得到了洛陽理工學(xué)院計算機與信息工程系鄒紅文老師的大力支持。同時網(wǎng)上的一些資料和書籍也為本課題研究和設(shè)計提供很好的借鑒，借此機會表示衷心感謝。　　參考

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