秒表課程設(shè)計(jì)

1、<p><b>　　一：設(shè)計(jì)任務(wù)與要求</b></p><p>　　秒表的邏輯結(jié)構(gòu)比較簡單，它主要由、顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、報(bào)警器和六進(jìn)制計(jì)數(shù)器組成。在整個(gè)秒表中最關(guān)鍵是如何獲得一個(gè)精確的100Hz計(jì)時(shí)脈沖，除此之外，整個(gè)秒表還需要一個(gè)啟動(dòng)信號(hào)和一個(gè)歸零信號(hào)，以便能夠隨時(shí)啟動(dòng)及停止。秒表有六個(gè)輸出顯示，分別為百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6個(gè)計(jì)數(shù)

2、器與之對(duì)應(yīng)，6個(gè)個(gè)計(jì)數(shù)器全為BCD碼輸出，這樣便于同時(shí)顯示譯碼器的連接。當(dāng)計(jì)時(shí)達(dá)60分鐘后，蜂鳴器鳴響10聲。</p><p><b>　　二：設(shè)計(jì)原理</b></p><p>　　本系統(tǒng)采用自上向下的設(shè)計(jì)方案，系統(tǒng)的整體設(shè)計(jì)組裝原理圖如圖2-1所示，它主要由控制模塊，時(shí)基分屏模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。各模塊分別完成控制，分屏，計(jì)時(shí)和顯示的功能</p&

3、gt;<p>　　圖2-1 設(shè)計(jì)原理圖</p><p><b>　　程序模塊：</b></p><p>　　1.分頻器代碼：將5MHZ分為100HZlibrary ieee;use ieee.std_logic_1164.all;entity div is      port(clr,clk:

4、 in std_logic;q: buffer std_logic);end div;architecture a of div is   signal counter:integer range 0 to 49999;begin    process(clr,clk)      begin   

5、;    if (clk='1' and clk'event) then               if clr='1' then        

6、;    counter<=0;         elsif counter=49999 then            counter<=0;     

7、;       q<= not q;         else            counter<=counter+1;    

8、     end if;       end </p><p>　　2.十進(jìn)制計(jì)數(shù)器代碼：原理為加法計(jì)數(shù)器，計(jì)數(shù)十時(shí)由cout進(jìn)位library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count

9、10 is    port(clr,start,clk: in std_logic;         cout: out std_logic;         daout: out std_logic_vector(3 downto 0));

10、end count10;architecture a of count10 is    signal temp:std_logic_vector(3 downto 0);begin     process(clk,clr)     begin      &

11、#160; if clr='1' then                temp<="0000";             

12、;  cout<='0';         elsif (clk'event and clk='1') then</p><p>　　3.六進(jìn)制計(jì)數(shù)器代碼：原理為加法計(jì)數(shù)器，計(jì)數(shù)六時(shí)由cout進(jìn)位。library ieee;use ieee.std_logic_1164.all;

13、use ieee.std_logic_unsigned.all;</p><p>　　entity c6 is    port(clr,start,clk: in std_logic;         daout: out std_logic_vector(3 downto 0); &#

14、160;       cout: out std_logic);end c6;</p><p>　　architecture a of c6 is    signal temp:std_logic_vector(3 downto 0);begin     process(clk,clr)

15、    begin       if clr='1' then              temp<="0000";     &#

16、160;       cout<='0';        elsif (clk'event and clk='1') then            

17、 if start='1' then                 if temp="0110" then            

18、0;       temp<="0000";                   cout<='1';    

19、0;            else                    temp<=temp+1;   &

20、#160;                 cout<='0';                 end

21、if;               end if;      </p><p>　　4.數(shù)據(jù)選擇和數(shù)碼管選擇模塊代碼：其功能是選擇個(gè)計(jì)數(shù)端口來的數(shù)據(jù)，當(dāng)相應(yīng)的數(shù)據(jù)到來時(shí)數(shù)據(jù)選擇器選擇器數(shù)據(jù)后輸出給數(shù)碼管，并由數(shù)碼管顯示。libr

22、ary ieee;use ieee.std_logic_1164.all;USE ieee.std_logic_UNSIGNED.all;</p><p>　　entity seltime is   port(clr,clk: in std_logic;        dain0,dain1,dain2,dain3,

23、dain4,dain5: in std_logic_vector(3 downto 0);        sel: out std_logic_vector(2 downto 0);        daout: out std_logic_vector(3 downto 0));end sel

24、time;</p><p>　　architecture a of seltime is   signal temp:integer range 0 to 5;begin    process(clk)       begin      

25、;   if (clr='1') then                daout<="0000";           

26、    sel<="000";               temp<=0;         elsif (clk='1'and clk&

27、#39;event) then                if temp=5 then temp<=0;              else te

28、mp<=temp + 1;               end if;                   &

29、#160;      case temp is                    when 0=>sel<="000";daout<=dain0;

30、0;                   when 1=>sel<="001";daout<=dain1;   </p><p>　　6.數(shù)碼管驅(qū)動(dòng)模塊代碼：數(shù)碼管

31、驅(qū)動(dòng)電路，驅(qū)動(dòng)數(shù)碼管發(fā)光。library ieee; use ieee.std_logic_1164.all; </p><p>　　entity deled is      port(num:in std_logic_vector(3 downto 0);          led:o

32、ut std_logic_vector(6 downto 0)); end deled ; </p><p>　　architecture a of deled is begin     process(num)       begin        &#

33、160;  case num is              when"0000"=>led<="0111111";           

34、60; when"0001"=>led<="0000110";              when"0010"=>led<="1011011";      

35、60;       when"0011"=>led<="1001111";              when"0100"=>led<="1100110"

36、;              when"0101"=>led<="1101101";              when"0110&q

37、uot;=>led<="1111101";             when"0111"=>led<="0100111";          

38、    when"1000"=>led<="1111111";              when"1001"=>led<="1101</p><p><b>

39、　　三：設(shè)計(jì)解決的問題</b></p><p>　　本次設(shè)計(jì)的關(guān)鍵性問題是分頻，在分頻代碼段中可以看出我們本次采用的主頻率是5MHZ。1/100秒的頻率為100HZ所以只需要用5MHZ乘以1/50000即可得到100HZ的分頻信號(hào)，即1/100秒。數(shù)碼管顯示部分的關(guān)鍵就是弄清楚每個(gè)數(shù)字對(duì)應(yīng)的二進(jìn)制代碼，比如“1”對(duì)應(yīng)的是0000110例化的時(shí)候我們一開始用VHDL語言例化，程序復(fù)雜而且老出編譯錯(cuò)誤，后

40、來在老師的指導(dǎo)下采用原理圖做頂層設(shè)計(jì)問題迎刃而解。</p><p><b>　　四：設(shè)計(jì)分工說明</b></p><p>　　主程序設(shè)計(jì)，收集質(zhì)料——孫宜川</p><p>　　程序修改調(diào)試，原理圖，測試數(shù)據(jù)——戰(zhàn)勃言</p><p>　　主程序編寫，硬件調(diào)試——秦永凱</p><p>　　元器件

41、例化，程序修改調(diào)試——陳軻</p><p><b>　　仿真結(jié)果與分析</b></p><p><b>　　一：測試數(shù)據(jù)選擇</b></p><p>　　測試數(shù)據(jù)選擇為00：00：00——03：56：38</p><p><b>　　二：仿真波形分析</b></p>