基于sopc的全自動(dòng)電梯控制器設(shè)計(jì)【畢業(yè)論文】

1、<p>　　本科畢業(yè)論文(設(shè)計(jì))</p><p>　題 目：基于SOPC的全自動(dòng)電梯控制器設(shè)計(jì)</p><p>　學(xué) 院：</p><p>　學(xué)生姓名：</p><p>　專 業(yè)：電子信息工程</p><p>　班 級(jí)：</p><p>　指導(dǎo)教師：</p

2、><p>　起止日期：</p><p>　　基于SOPC的全自動(dòng)電梯控制器設(shè)計(jì)</p><p><b>　　摘要</b></p><p>　　隨著時(shí)代的發(fā)展，電梯在當(dāng)今這個(gè)現(xiàn)代化社會(huì)中發(fā)揮著越來越重要的作用，無論是在人們的生活中還是工作中，處處都有電梯的存在。而現(xiàn)在的電梯設(shè)計(jì)越來越趨向于智能化和功能全面化，務(wù)求更好的為人們服

3、務(wù)。EDA，全稱Electronic Design Automation，即為電子設(shè)計(jì)自動(dòng)化。這種電子設(shè)計(jì)自動(dòng)化以可編程邏輯器件PLD為載體，以計(jì)算機(jī)為工作平臺(tái)，以EDA工具軟件為開發(fā)環(huán)境，以硬件描述語言HDL為電子系統(tǒng)功能的描述方式，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向。EDA技術(shù)經(jīng)過幾十年的發(fā)展，現(xiàn)在已經(jīng)成為電子系統(tǒng)設(shè)計(jì)者設(shè)計(jì)電子系統(tǒng)的重要工具。本文將從現(xiàn)代化信息社會(huì)的現(xiàn)狀、需求以及未來的發(fā)展趨勢出發(fā)，對EDA這一目前十分流行的電子設(shè)計(jì)技術(shù)中的

4、核心技術(shù)——VHDL(Very-High-Speed Integrated Circuit Hardware Description Language，超高速硬件描述語言)語言進(jìn)行了較為深入的研究探索。本次設(shè)計(jì)以完成10層的電梯控制器為主要目的，而學(xué)習(xí)VHDL語言和Quartus軟件則是本次設(shè)計(jì)的必要內(nèi)容。在設(shè)計(jì)程序的過程中去體會(huì)VHDL語言與其他語言相比較顯現(xiàn)出來的特點(diǎn)和</p><p>　　關(guān)鍵詞：電梯；ED

5、A技術(shù)：VHDL語言；電梯控制器；仿真。</p><p><b>　　Abstract</b></p><p>　　With the development of the times, the elevator in modern society is playing an increasingly important role, whether in the peo

6、ple's life and work, have elevator's presence. And now the elevator design tends to be more intelligent, to serve the people better. EDA ( Electronic Design Automation ) is an electronic design automation, with p

7、rogrammable logic device PLD as the carrier, to the computer as the working platform, with the EDA tool software, with HDL hardware description language for the </p><p>　　Key words: Elevator; EDA; VHDL langu

8、age; elevator control; simulation.</p><p><b>　　目錄</b></p><p><b>　　前言1</b></p><p><b>　　第1章 緒論2</b></p><p>　　1.1 EDA的概述及簡介2</p&g

9、t;<p>　　1.2 本設(shè)計(jì)使用的硬件描述語言VHDL4</p><p>　　1.2.1 VHDL簡介4</p><p>　　1.2.2 VHDL語言開發(fā)5</p><p>　　1.3本設(shè)計(jì)使用SOPC簡介6</p><p>　　第2章 電梯控制器的系統(tǒng)設(shè)計(jì)9</p><p>　　2.1 全自

10、動(dòng)電梯發(fā)展概況9</p><p>　　2.2 電梯設(shè)計(jì)的要求9</p><p>　　2.3 電梯控制器系統(tǒng)組成及模塊設(shè)計(jì)10</p><p>　　2.3.1 系統(tǒng)組成10</p><p>　　2.3.2 模塊設(shè)計(jì)10</p><p>　　2.4 電梯控制器系統(tǒng)的功能設(shè)計(jì)10</p><p

11、>　　2.4.1 主控制器的功能10</p><p>　　2.4.2 分控制器的功能11</p><p>　　2.4.3 電梯控制器的有效請求原則11</p><p>　　2.5 電梯控制器系統(tǒng)設(shè)計(jì)11</p><p>　　第3章 電梯控制器的ＶＨＤＬ語言實(shí)現(xiàn)12</p><p>　　3.1　底層模塊

12、12</p><p>　　3.1.1　電梯控制計(jì)時(shí)模塊實(shí)現(xiàn)電路圖及仿真波形12</p><p>　　3.1.2　分控制器模塊實(shí)現(xiàn)電路圖及仿真波形14</p><p>　　3.2 頂層模塊15</p><p>　　3.3電梯控制器程序總體實(shí)現(xiàn)及仿真18</p><p>　　第4章 下載到SOPC板實(shí)現(xiàn)聯(lián)調(diào)20

13、</p><p>　　4.1　SOPC開發(fā)板的設(shè)置和引腳鎖定20</p><p>　　4.2SignaltapII編譯與最終成果展示22</p><p><b>　　結(jié)論25</b></p><p><b>　　致謝26</b></p><p><b>　

14、　[參考文獻(xiàn)]27</b></p><p><b>　　附錄28</b></p><p><b>　　前言</b></p><p>　　一般傳統(tǒng)的電梯控制器是由單片機(jī)設(shè)計(jì)的，這樣設(shè)計(jì)出來的控制器不僅電路復(fù)雜，而且有時(shí)還性能不穩(wěn)?？紤]到這些缺點(diǎn)，本次設(shè)計(jì)選用了FPGA來設(shè)計(jì)電梯控制器。這樣設(shè)計(jì)出來的電梯控制器

15、是以FPGA為核心模塊的。本次設(shè)計(jì)選用VHDL語言來描述各模塊的功能，在Quartus軟件上進(jìn)行編譯調(diào)試和綜合仿真，得到電梯控制器的功能仿真波形和時(shí)序仿真波形。將SOPC開發(fā)板與電腦連接在一起，將設(shè)計(jì)文件下載到芯片中，得到SOPC開發(fā)板的成果圖波形。</p><p><b>　　第1章 緒論</b></p><p>　　1.1 EDA的概述及簡介</p>

16、<p>　　EDA技術(shù)不是孤立發(fā)展的，它的發(fā)展是與計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展緊密聯(lián)系，同時(shí)進(jìn)行的。到目前為止，短短的幾十年，EDA就得到了快速的發(fā)展。EDA技術(shù)有三個(gè)發(fā)展階段：①20世紀(jì)70年代，稱為 CAD 階段 (Computer Assist Design,計(jì)算機(jī)輔助設(shè)計(jì))；②20世紀(jì)80年代，稱為CAE階段(Computer Assist Engineering Design,計(jì)算機(jī)輔助工程設(shè)計(jì))；③2

17、0世紀(jì)90年代,才正式稱為EDA階段(Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化)。</p><p>　　現(xiàn)在已經(jīng)是21世紀(jì)，EDA更不會(huì)停止發(fā)展的腳步。不久的將來，EDA技術(shù)將會(huì)突破電子設(shè)計(jì)領(lǐng)域的范疇，進(jìn)入到其他領(lǐng)域，開拓出更多新的功能。隨著VHDL語言自頂向下這一設(shè)計(jì)理念的確立與發(fā)展，軟硬核功能庫的建立和基于EDA的SOC(單片系統(tǒng))設(shè)計(jì)技術(shù)的發(fā)展，未來，設(shè)計(jì)和規(guī)劃電子系統(tǒng)將不再

18、只有電子系統(tǒng)設(shè)計(jì)師能做了，將有越來越多的人能掌握到這個(gè)技術(shù)了。有專家認(rèn)為，EDA技術(shù)將在21世紀(jì)得到快速發(fā)展，并且EDA技術(shù)將對21世紀(jì)產(chǎn)生重大影響。</p><p>　　由于EDA技術(shù)是一門迅速發(fā)展的新技術(shù)，它所涉及到的東西非常多，所以對于究竟什么是EDA目前還沒有形成比較統(tǒng)一的看法。有人認(rèn)為，EDA技術(shù)可以分為廣義的EDA技術(shù)和狹義的EDA技術(shù)。廣義的EDA技術(shù)，就是在狹義的EDA技術(shù)的基礎(chǔ)上，還包括了計(jì)算機(jī)

19、輔助分析CAA技術(shù)(如PSPICE，EWB，MATLAB等)，印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)(如PROTEL，ORCAD等)。但是CAA技術(shù)和PCB-CAD技術(shù)并沒有具備邏輯綜合和邏輯適配的功能，因此它們并不能真正意義上的被稱為EDA技術(shù)。所以對于廣義的EDA技術(shù)更加合適的稱呼是現(xiàn)代電子設(shè)計(jì)技術(shù)。而狹義的EDA技術(shù)就非常明確了，就是指以大規(guī)?？删幊踢壿嬈骷鳛樵O(shè)計(jì)載體，以硬件描述語言作為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、

20、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)作為設(shè)計(jì)工具的一項(xiàng)技術(shù)。它能通過相關(guān)的開發(fā)軟件（如Quartus軟件），自動(dòng)完成許多工作，比如用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯化簡、邏輯編譯、邏輯分割、邏輯布局布線、邏輯仿真、邏輯綜合和優(yōu)化，直至對于所選的特定目標(biāo)芯片的編程下載、邏輯映射、適配編譯等，最終形成了集</p><p>　　利用EDA技術(shù)(特指IES/ASIC自動(dòng)設(shè)計(jì)技術(shù))來對電子系統(tǒng)進(jìn)行設(shè)計(jì)，具有以

21、下幾個(gè)特點(diǎn)：①可以用軟件的方式去設(shè)計(jì)硬件，使硬件設(shè)計(jì)的操作容易很多；② 相關(guān)的開發(fā)軟件可以自動(dòng)完成由用軟件的方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)變，簡單方便；③ 設(shè)計(jì)的過程中可以用相關(guān)軟件進(jìn)行各種仿真，可以快速知道仿真結(jié)果，便于修改；④ 系統(tǒng)可以現(xiàn)場編程，在線升級(jí)；⑤ 整個(gè)系統(tǒng)可以集成在一個(gè)芯片上，這樣做不僅使體積大大減小，便于攜帶，而且降低了功耗低，并大幅提高了可靠性；⑥ 從以前的組合設(shè)計(jì)轉(zhuǎn)向真正的自由設(shè)計(jì)；⑦ 這樣設(shè)計(jì)提高效率，使移植性更好

22、；⑧ 這種技術(shù)非常適合團(tuán)體分工合作。因此， EDA技術(shù)就是現(xiàn)代電子設(shè)計(jì)未來的發(fā)展走向了。</p><p>　　學(xué)習(xí)EDA技術(shù)要系統(tǒng)地掌握以下四方面的內(nèi)容，括號(hào)里的內(nèi)容為本次設(shè)計(jì)所用的：①實(shí)驗(yàn)開發(fā)系統(tǒng)（SOPC開發(fā)板）；②軟件開發(fā)工具（QuartusⅡ9.1軟件）；③硬件描述語言（VHDL語言）；④大規(guī)?？删幊踢壿嬈骷‵PGA）。實(shí)驗(yàn)開發(fā)系統(tǒng)就是一個(gè)工具，它能利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載和硬件驗(yàn)證。軟件開

23、發(fā)工具就是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，它可以自動(dòng)完成很多工作，如編譯調(diào)試仿真等。硬件描述語言就是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)方式。大規(guī)?？删幊踢壿嬈骷褪且环N利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)的載體。</p><p>　　下面簡單介紹一下EDA技術(shù)的主要內(nèi)容?？删幊踢壿嬈骷?簡稱PLD，Programmable Logic Devices)是一種由用戶編程來實(shí)現(xiàn)某種邏輯功能的

24、新型的邏輯器件。目前主要使用的有CPLD和FPGA兩種器件。CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Devices）的簡稱，F(xiàn)PGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱。如今，F(xiàn)PGA和CPLD器件的應(yīng)用已經(jīng)非常廣泛。它們也將隨著EDA技術(shù)的發(fā)展而成為電子設(shè)計(jì)領(lǐng)域的重要角色。尤其是FPGA的發(fā)展尤為迅速，現(xiàn)在已經(jīng)超越CPLD，邁入成熟期。主要是

25、因?yàn)槠湟?guī)模較大，大大拓展了可編程邏輯器件PLD應(yīng)用領(lǐng)域。</p><p>　　CPLD（Complex Programmable Logic Devices，復(fù)雜可編程邏輯器件）在結(jié)構(gòu)上主要有三個(gè)部分：可編程內(nèi)部連線，可編程輸入/輸出單元和可編程邏輯宏單元。FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列） 在結(jié)構(gòu)上主要有三個(gè)部分：可編程連線，可編程輸入/輸出單元和可編程邏輯

26、單元。</p><p>　　FPGA和CPLD的最明顯特點(diǎn)就是速度快，可靠性高和集成度高。它的時(shí)鐘延時(shí)可以小至ns（納秒）級(jí)。所以在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面的應(yīng)用前景非常廣闊。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計(jì)正確，就不會(huì)存在類似于MCU的復(fù)位不可靠和PC的可能跑飛等問題。FPGA和CPLD的可靠性高還表現(xiàn)在幾乎可以將整個(gè)系統(tǒng)下載到同一個(gè)芯片中，從而使體積縮小，方便屏蔽和管理，這也是集成度高的重要表現(xiàn)。</p&

27、gt;<p>　　對于一個(gè)開發(fā)項(xiàng)目，究竟是選擇FPGA還是選擇CPLD呢? 主要還是要看開發(fā)項(xiàng)目本身的需要。如果邏輯設(shè)計(jì)、ASIC設(shè)計(jì)，或單片系統(tǒng)設(shè)計(jì)規(guī)模較大，則大多數(shù)采用FPGA。而對于規(guī)模普通，且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目，則通常使用CPLD比較好。另外，由于FPGA掉電后會(huì)丟失原有的邏輯信息，所以在實(shí)際應(yīng)用中必須要為FPGA芯片配置一個(gè)專用ROM。</p><p>　　在EDA技術(shù)中，常用的硬件描

28、述語言有VHDL、Verilog和ABEL語言。由于本次設(shè)計(jì)使用的是VHDL語言，后面會(huì)單獨(dú)列一章詳細(xì)介紹，這里只作簡單介紹。VHDL起源于美國國防部的VHSIC，Verilog起源于集成電路的設(shè)計(jì)，ABEL則起源于可編程邏輯器件的設(shè)計(jì)。下面來比較這三種語言。</p><p>　　在設(shè)計(jì)要求上，Verilog和ABEL語言進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)需要了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者需要做大量的工作。而VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)

29、時(shí)，設(shè)計(jì)者可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，所做的工作比較少；</p><p>　　在邏輯描述層次時(shí)，一般的硬件描述語言可以在三個(gè)層次上進(jìn)行電路描述，這三種層次由高到低分別為門電路級(jí)，RTL級(jí)和行為級(jí)。Verilog語言和ABEL語言是一種較低級(jí)的描述語言，比較適用于RTL級(jí)和門電路級(jí)的描述，最適用于描述門級(jí)電路。而VHDL語言是一種高級(jí)描述語言，適用于行為級(jí)和RTL級(jí)的描述，最適用于描述電路的行為。</p>

30、<p>　　在做綜合過程時(shí)，這三種語言中任何一種語言的源程序，如果要被布線器或者適配器所接受，則都要最終轉(zhuǎn)換成門電路級(jí)。因此，Verilog語言和ABEL語言源程序的綜合過程就比較簡單了，只要經(jīng)過RTL級(jí)→門電路級(jí)的轉(zhuǎn)化就可以，易于控制電路資源。而VHDL語言源程序的綜合就比較復(fù)雜，通常要經(jīng)過行為級(jí)→RTL級(jí)→門電路級(jí)的轉(zhuǎn)化，VHDL幾乎不能直接控制門電路的生成。</p><p>　　這三種語言對綜

31、合器的要求也各有不同。Verilog和ABEL對綜合器性能的要求比較低。而VHDL描述語言層次較高，不易控制底層電路，因而對綜合器性能的要求比較高。</p><p>　　在EDA工具的支持方面，支持VHDL和Verilog的EDA工具很多，但支持ABEL的綜合器僅僅Dataio一家。</p><p>　　在語言的國際化程度上，VHDL和Verilog已經(jīng)成為了IEEE標(biāo)準(zhǔn)，而ABEL正在朝

32、著國際化標(biāo)準(zhǔn)努力。有專家認(rèn)為，在新世紀(jì)中，VHDL與Verilog語言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。</p><p>　　由于所選用的EDA工具軟件的某些性能受局限或不夠好，所以在基于EDA技術(shù)的實(shí)際開發(fā)設(shè)計(jì)中，為了使自己的設(shè)計(jì)整體性能達(dá)到最佳，往往需要使用第三方工具。目前業(yè)界最流行的第三方EDA工具有仿真功能最強(qiáng)大的ModelSim和邏輯綜合性能最好的Synplify。但是本次設(shè)計(jì)均未用到，所以不再詳細(xì)介紹

33、。</p><p>　　隨著EDA技術(shù)的深入發(fā)展和EDA技術(shù)的軟硬件性能價(jià)格比的不斷提高， EDA技術(shù)的應(yīng)用將向深度和廣度兩個(gè)方面發(fā)展。根據(jù)基于EDA技術(shù)所開發(fā)的產(chǎn)品中的最終主要硬件構(gòu)成來區(qū)分，EDA技術(shù)的應(yīng)用發(fā)展將主要表現(xiàn)為以下六種形式：FPGA /CPLD系統(tǒng)，“FPGA /CPLD +MCU”系統(tǒng)，“FPGA /CPLD +專用DSP處理器”系統(tǒng)，基于FPGA實(shí)現(xiàn)的SOC片上系統(tǒng)，基于FPGA實(shí)現(xiàn)的現(xiàn)代DS

34、P系統(tǒng)和基于FPGA實(shí)現(xiàn)的嵌入式系統(tǒng)。朝FPGA /CPLD系統(tǒng)方向發(fā)展就是使用EDA技術(shù)開發(fā)FPGA /CPLD，使自行開發(fā)的FPGA /CPLD作為電子系統(tǒng)、控制系統(tǒng)、信息處理系統(tǒng)的主體。朝“FPGA /CPLD +MCU”系統(tǒng)方向發(fā)展就是使用EDA技術(shù)與單片機(jī)相接結(jié)合，使自行開發(fā)的CPLD/FPGA+MCU作為電子系統(tǒng)、控制系統(tǒng)、信息處理系統(tǒng)的主體。朝“FPGA /CPLD +專用DSP處理器”系統(tǒng)方向發(fā)展就是將EDA技術(shù)與DSP

35、專用處理器配合使用，使自行開發(fā)的“FPGA / CPLD +專用DSP處理器”，構(gòu)成一個(gè)數(shù)字信號(hào)處理系統(tǒng)的整體?；贔PGA實(shí)現(xiàn)的SOC片上系統(tǒng)就是使用超大規(guī)模的FPG</p><p>　　1.2 本設(shè)計(jì)使用的硬件描述語言VHDL</p><p>　　1.2.1 VHDL簡介</p><p>　　EDA技術(shù)的重要組成部分之一就是硬件描述語言,而VHDL語言是電子設(shè)計(jì)

36、的主流硬件描述語言。VHDL的英文全名是VHSIC（Very-High-Speed Integrated Circuit） Hardware Description Language。在20世紀(jì)80年代中期，美國國防部資助的項(xiàng)目VHSIC開發(fā)出了VHDL這一產(chǎn)品。1987年底，國際標(biāo)準(zhǔn)化組織IEEE（IEEE STD 1076_1987）確認(rèn)了VHDL語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本(IEEE 1076)之后，EDA公司相繼推出

37、了自己的VHDL設(shè)計(jì)環(huán)境，或者宣布了自己的設(shè)計(jì)工具可以和VHDL接口。此后，VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原來的非標(biāo)準(zhǔn)硬件語言。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了VHDL的內(nèi)容，公布了型板本的VHDL，即IEEE 1076-1993版本。如今，VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)化硬件描述語言，得到了眾多EDA技術(shù)用戶的支持。在電子工程領(lǐng)域，VHDL已成為事實(shí)上的通用硬件描

38、述語言。</p><p>　　VHDL主要是用來描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL除了含有許多具有硬件特征的語句外，它的語言形式和描述風(fēng)格與句法和一般的計(jì)算機(jī)高級(jí)語言是非常相似的。VHDL的程序結(jié)構(gòu)的特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)（或稱為設(shè)計(jì)實(shí)體，設(shè)計(jì)實(shí)體可以是一個(gè)元件，也可以是一個(gè)電路模塊或者一個(gè)系統(tǒng)）分成外部和內(nèi)部兩部分，外部又可稱為可視部分，內(nèi)部又可稱為不可視部分。這就涉及了實(shí)體的內(nèi)部功能和算法完成部分。

39、在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，只要它的內(nèi)部開發(fā)完成，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)部外部的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。</p><p>　　運(yùn)用VHDL語言進(jìn)行工程設(shè)計(jì)具有多方面的優(yōu)點(diǎn)：①VHDL具有豐富的仿真語句和庫函數(shù)，這就使得所做的設(shè)計(jì)系統(tǒng)的功能可行性在設(shè)計(jì)的早期就被能查驗(yàn)出來，隨時(shí)可以對設(shè)計(jì)進(jìn)行仿真模擬，可以快速找出錯(cuò)誤所在，進(jìn)行修改。 ②VHDL相比較其他的硬件描述語言，

40、具有更強(qiáng)大的行為描述能力。這就決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最好的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。③VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性。設(shè)計(jì)者可以進(jìn)行獨(dú)立的設(shè)計(jì)，不必懂硬件的結(jié)構(gòu)，也不用管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么。④VHDL語句強(qiáng)大的行為描述能力和程序結(jié)構(gòu)，不僅支持大規(guī)模設(shè)計(jì)的分解，而且還支持已有設(shè)計(jì)的再利用。這非常符合市場需求的大規(guī)模系統(tǒng)能夠高效，高速完成的要求。⑤對

41、于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯仿真，邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 VHDL的出現(xiàn)就是為了能夠適應(yīng)電子系統(tǒng)設(shè)計(jì)的日益復(fù)雜性。VHDL在語法和風(fēng)格上與現(xiàn)代的高級(jí)編程語言（如C語言）非常相似。但是，VHDL描述的畢竟是硬件，因此它包含了許多硬件特有的結(jié)構(gòu)</p><p>　　1.2.2 VHDL語言開發(fā)</p><p>　　編寫

42、VHDL語言一般有以下幾個(gè)規(guī)則：①語句結(jié)構(gòu)描述中方括號(hào)“[ ]”內(nèi)的內(nèi)容為可選內(nèi)容。②VHDL的編譯器和綜合器對程序文字的大小寫是不加區(qū)分的。③程序中如果要用注釋，文字前必須用雙橫線“--”。在VHDL程序的任何一行中，雙橫線“--”后的文字都不參加綜合仿真，顏色顯示為綠色。④為了使程序的閱讀和調(diào)試都能順利進(jìn)行，在寫程序時(shí)，最好使用同一格式，同一層次的對齊，低層次的比高層次的縮進(jìn)兩個(gè)字符。⑤為了使一個(gè)VHDL源程序文件能夠適應(yīng)各EDA開

43、發(fā)軟件上的使用要求，建議各個(gè)源程序文件的命名都與實(shí)體名一致。</p><p>　　一個(gè)VHDL設(shè)計(jì)主要有大于等于一個(gè)VHDL文件構(gòu)成，每一個(gè)文件中主要包含了以下三個(gè)部分中的一部分或者全部：程序包（Package），實(shí)體（Entity）和結(jié)構(gòu)體（Architecture）。</p><p>　　它們各自的作用如圖1所示：</p><p>　　圖1.1 VHDL設(shè)計(jì)圖

44、</p><p>　　一個(gè)比較完整的VHDL設(shè)計(jì)必須包含有一個(gè)實(shí)體和一個(gè)與它相對應(yīng)的結(jié)構(gòu)體。其中，一個(gè)實(shí)體能夠?qū)?yīng)多個(gè)結(jié)構(gòu)體，以表明可以采用不同的方法來描述電路。</p><p>　　VHDL語言的最大特點(diǎn)就是描述能力極強(qiáng)。它覆蓋了邏輯設(shè)計(jì)的眾多層次和領(lǐng)域，并且支持眾多的硬件模型。與其他的硬件描述語言相比，VHDL語言有許多優(yōu)越的地方：①VHDL語言既支持同步電路，又支持異步電路；既支持同

45、步方式，又支持異步方式。②VHDL語言既支持由底而上的設(shè)計(jì)，也支持由頂而下的設(shè)計(jì)；既支持模塊化的設(shè)計(jì)，也支持層次化的設(shè)計(jì)；同時(shí)支持大規(guī)模設(shè)計(jì)的分解和設(shè)計(jì)的重新利用。③VHDL語言既支持從系統(tǒng)級(jí)到門級(jí)電路的描述，也支持多層次的混合描述；另外描述的形式可以是結(jié)構(gòu)描述，也可以是行為描述，或者兩者都有。④VHDL語言的數(shù)據(jù)類型相當(dāng)豐富，不但支持預(yù)定義的數(shù)據(jù)類型，而且還支持自定義的數(shù)據(jù)類型；VHDL是強(qiáng)類型語言，設(shè)計(jì)電路安全性比較好。⑤VHDL語

46、言既支持傳輸延遲，也支持慣性延遲，能夠更加準(zhǔn)確的建立起復(fù)雜的電路硬件模型。⑥VHDL語言提供了一種把獨(dú)立的工藝集中到一個(gè)設(shè)計(jì)包的方法。這不僅方便作為標(biāo)準(zhǔn)的設(shè)計(jì)文檔保存，同時(shí)也便于設(shè)計(jì)資源的重用。⑦VHDL的斷言語句可以用來描述設(shè)計(jì)本身的約束信息，支持設(shè)計(jì)直接在描述中書寫錯(cuò)誤條件以及特殊約束，不但方便模擬調(diào)試，而且為綜合化簡提供了重要信息。</p><p>　　1.3本設(shè)計(jì)使用SOPC簡介</p>&

47、lt;p>　　SOPC全稱為System-on-a-Programmable-Chip，即可編程片上系統(tǒng)?？删幊唐舷到y(tǒng)是用可編程邏輯技術(shù)把整個(gè)系統(tǒng)都放到一塊硅片上,用來進(jìn)行嵌入式系統(tǒng)的研究和電子信息處理?？删幊唐舷到y(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)。首先它是片上系統(tǒng)（SOC），即由單個(gè)芯片來完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它又是可編程系統(tǒng)，它具有非常靈活的設(shè)計(jì)方式，可以裁減，可以擴(kuò)充，也可以在線升級(jí)，并且具備軟硬件在系統(tǒng)上

48、都可以編程的功能。</p><p>　　SOPC把PLD和SOC、FPGA各自的優(yōu)點(diǎn)相結(jié)合，一般具有以下幾種基本特點(diǎn)：①處理器調(diào)試接口與FPGA編程接口；②有足夠豐富的片上可編程邏輯資源；③有豐富的IP Core資源可供選擇；④具有小容量片內(nèi)高速RAM資源；⑤至少有一個(gè)嵌入式處理器內(nèi)核；⑥可能包含部分可編程模擬電路；⑦單芯片、功耗低、微封裝。 </p><p>　　SOPC設(shè)計(jì)技術(shù)涵蓋了嵌

49、入式系統(tǒng)設(shè)計(jì)技術(shù)的全部內(nèi)容。它既有以處理器和實(shí)時(shí)多任務(wù)操作系統(tǒng)（RTOS）為中心的軟件設(shè)計(jì)技術(shù)，也有以PCB和信號(hào)完整性分析為基礎(chǔ)的高速電路設(shè)計(jì)技術(shù)，除此之外，SOPC還涉及到了軟硬件協(xié)同設(shè)計(jì)技術(shù)，這是目前引起廣泛關(guān)注的一項(xiàng)技術(shù)。由于SOPC的主要邏輯設(shè)計(jì)是在可編程邏輯器件內(nèi)部進(jìn)行，而BGA封裝已被廣泛應(yīng)用于微封裝領(lǐng)域中和傳統(tǒng)的調(diào)試設(shè)備，如邏輯分析儀和數(shù)字示波器，已經(jīng)很難進(jìn)行直接的測試分析。所以，必須對以仿真技術(shù)為基礎(chǔ)的軟硬件協(xié)同設(shè)計(jì)技

50、術(shù)提出更高的要求。同時(shí)，新的調(diào)試技術(shù)也已經(jīng)不斷涌現(xiàn)出來，比如Xilinx公司的片內(nèi)邏輯分析儀Chip Scope ILA就是一種價(jià)廉物美的片內(nèi)實(shí)時(shí)調(diào)試工具。 </p><p>　　SOPC技術(shù)主要應(yīng)用于以下三個(gè)方向：</p><p>　　第一種是基于FPGA嵌入IP軟核的應(yīng)用。這種SOPC系統(tǒng)是指將軟核處理器（如NIOS II核）植入FPGA。用戶可以自行根據(jù)設(shè)計(jì)的要求，利用相應(yīng)的EDA工

51、具，構(gòu)建NIOS II及其外圍設(shè)備，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)、功能特點(diǎn)、資源占用等方面全面滿足用戶系統(tǒng)設(shè)計(jì)的要求。 </p><p>　　第二種是基于FPGA嵌入IP硬核的應(yīng)用。這種SOPC系統(tǒng)是指在FPGA中預(yù)先植入處理器。這就有機(jī)地結(jié)合了FPGA靈活的硬件設(shè)計(jì)和處理器強(qiáng)大的軟件功能，能夠高效地實(shí)現(xiàn)SOPC系統(tǒng)。 </p><p>　　第三種是基于HardCopy技術(shù)的應(yīng)用。這種SOPC

52、系統(tǒng)是指通過特定的技術(shù)，將成功實(shí)現(xiàn)于FPGA器件上的SOPC系統(tǒng)直接向ASIC轉(zhuǎn)化。這就有效結(jié)合大容量FPGA的靈活性和ASIC的市場優(yōu)勢，實(shí)現(xiàn)了那些既有較大批量要求又對成本比較敏感的電子產(chǎn)品，避開了直接設(shè)計(jì)ASIC的困難。 </p><p>　　SOPC是PLD和ASIC技術(shù)融合的結(jié)果。目前，0.13微米的ASIC產(chǎn)品制造價(jià)格仍然相當(dāng)昂貴，但相反，集成了硬核或軟核CPU、DSP、存儲(chǔ)器、外圍I/O及可編程邏輯的

53、SOPC芯片在應(yīng)用的靈活性上和價(jià)格上都有極大的優(yōu)勢。所以，SOPC被稱為“半導(dǎo)體產(chǎn)業(yè)的未來”。 </p><p>　　本次設(shè)計(jì)使用的軟件就是QuartusII9.1，下面簡單介紹下利用QuartusII9.1建立SOPC的簡單流程。完整的基于NiosII的SOPC系統(tǒng)是一個(gè)軟硬件復(fù)合的系統(tǒng)，所以在設(shè)計(jì)時(shí)可以分為硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。NiosII的硬件設(shè)計(jì)是為了定制合適的CPU和外設(shè)，在SOPCBuider和Q

54、uartusII中完成。在這里可以靈活定制NiosII CPU的許多特性甚至指令，可使用Altera公司提供的大量IP核來加快開發(fā)NiosII外設(shè)的速度，提高外設(shè)性能，也可以使用第三方的IP核或VHDL來自行定制外設(shè)。NiosII的硬件開發(fā)完成后，SOPC Buider會(huì)自動(dòng)生成一個(gè)軟件開發(fā)包SDK。這個(gè)軟件開發(fā)包是與自定義的NiosII CPU和外設(shè)系統(tǒng)、存儲(chǔ)器、外設(shè)地址映射等相對應(yīng)的。在生成的SDK基礎(chǔ)上，進(jìn)入軟件開發(fā)流程。用戶可以

55、使用匯編或C語言，甚至C++語言來進(jìn)行嵌入式程序設(shè)計(jì)，使用GNU工具或其它第三方工具進(jìn)行程序的編譯連接以及調(diào)試。 </p><p>　　第一步：打開QuartusII軟件,點(diǎn)擊Tools按鍵 </p><p>　　第二步：點(diǎn)擊SOPC Builder </p><p>　　第三步：定制CPU </p><p>　　第四步: 完成并下載到Nio

56、s電路板中 </p><p>　　目前，Altera公司開發(fā)的支持SOPC的FPGA芯片有以下幾種：</p><p>　　1）Cyclone系列 </p><p>　　2）Cyclone II系列 </p><p>　　3）Cyclone III系列 </p><p>　　4）Stratix系列 </p>

57、<p>　　5）Stratix II系列 </p><p>　　6）Stratix III系列</p><p>　　第2章 電梯控制器的系統(tǒng)設(shè)計(jì)</p><p>　　2.1 全自動(dòng)電梯發(fā)展概況</p><p>　　電梯一般就是服務(wù)于規(guī)定樓層的固定式升降設(shè)備。它具有一個(gè)轎廂，運(yùn)行在至少兩列垂直的或傾斜角小于15°的剛性導(dǎo)軌

58、之間。轎廂尺寸與結(jié)構(gòu)形式的設(shè)定便于乘客出入或裝卸貨物。當(dāng)然也有臺(tái)階式電梯，在商場中經(jīng)常能看到。</p><p>　　習(xí)慣上不論其驅(qū)動(dòng)方式如何，都將電梯作為建筑物內(nèi)垂直交通運(yùn)輸工具的總稱。</p><p>　　隨著當(dāng)今世界科學(xué)技術(shù)的高速發(fā)展，電梯制造技術(shù)的發(fā)展也進(jìn)入了高速行列。當(dāng)前電梯總的發(fā)展趨勢主要體現(xiàn)在以下幾個(gè)方面：</p><p>　　第一是在電梯驅(qū)動(dòng)方面。在電

59、梯驅(qū)動(dòng)方面現(xiàn)在采取了直線電機(jī)驅(qū)動(dòng)，使電梯的驅(qū)動(dòng)方式取得根本性的突破。并且廣泛地開發(fā)與應(yīng)用交流變壓變頻調(diào)速（VVVF）控制技術(shù)，而且其控制型式逐漸由GTR向IPM和IGBT發(fā)展，使它的控制性能更加完善提高。系統(tǒng)的采用直流可控硅無齒輪驅(qū)動(dòng)控制系統(tǒng)的高速電梯，逐漸向VVVF無齒輪驅(qū)動(dòng)控制系統(tǒng)發(fā)展。因?yàn)閂VVF控制系統(tǒng)具有系統(tǒng)小型化、節(jié)能等優(yōu)點(diǎn)。節(jié)能是未來電梯發(fā)展的重要趨勢。</p><p>　　第二是在電梯控制技術(shù)方面

60、。在電梯控制技術(shù)方面，現(xiàn)在已經(jīng)采用了智能化功率模塊，構(gòu)成了電梯的智能化控制系統(tǒng)。采用高位數(shù)CPU，不僅增強(qiáng)了電梯信號(hào)的處理功能，還使信號(hào)處理速度大幅提升。應(yīng)用了微機(jī)網(wǎng)絡(luò)控制技術(shù)，提高了系統(tǒng)的可靠性，并且使功能處理更加靈活。采用表面貼裝技術(shù)，使用大規(guī)模ASIC電路，縮小印板的面積，提高電子電路的可靠性。電梯群控系統(tǒng)的調(diào)配應(yīng)用模糊邏輯和專家系統(tǒng)，以提高群控系統(tǒng)的效率和精度。不斷增加和擴(kuò)展電梯的各種選擇功能。目前可供選用的電梯功能已有60～7

61、0多種。這使電梯轎廂造型多樣化、藝術(shù)化和個(gè)性化，并且與建筑物和諧的融為一體。</p><p>　　第三是在電梯運(yùn)行速度方面。當(dāng)今社會(huì)建筑物都越來越高，隨著電梯基礎(chǔ)技術(shù)的高速發(fā)展，電梯運(yùn)行速度也越來越快。目前世界電梯的最高速已達(dá)12.5m/s,由日本三菱研制和推向市場,并裝于日本國內(nèi)投入正常使用。</p><p>　　第四是在電梯開門方面。它一方面采用改變門機(jī)的結(jié)構(gòu)設(shè)計(jì)，使其結(jié)構(gòu)更趨簡化、合

62、理、工藝可靠和性能優(yōu)異。另一方面門機(jī)的驅(qū)動(dòng)向ACVV和VVVF發(fā)展，以改善開門的運(yùn)行速度曲線，降低轉(zhuǎn)動(dòng)噪聲和提高開關(guān)門的效率。</p><p>　　第五是在曳引機(jī)技術(shù)方面。對有齒輪曳引機(jī)由傳統(tǒng)的蝸輪蝸桿傳動(dòng)逐漸向行星式齒輪傳動(dòng)和高精度硬齒面圓柱齒輪傳動(dòng)發(fā)展之勢，這有利于縮小曳引機(jī)體積及提高承載能力和傳動(dòng)效率，而且可使其向高速化發(fā)展。</p><p>　　第六體現(xiàn)在電梯裝潢方面。電梯的裝潢特

63、別是轎廂裝潢發(fā)展也很迅速。它一方面大量采用新穎的裝潢材料，其中如涂塑鋼板、鋁鋼復(fù)合材料、各種類型不銹鋼板、木材、鋼化玻璃和石材等，還輔以特殊的油漆工藝、表面處理工藝、鑲拼貼裝工藝和噴塑工藝等。另一方面則在改變轎廂的照明和造型設(shè)計(jì)、操縱箱設(shè)計(jì)和轎廂層樓顯示設(shè)計(jì)等方面下工夫。如今電梯的設(shè)計(jì)越來越成為了一門藝術(shù)。</p><p>　　2.2 電梯設(shè)計(jì)的要求</p><p>　　本次設(shè)計(jì)電梯有以下

64、基本要求：①每層的電梯入口處都設(shè)有上下請求開關(guān)各1個(gè)，電梯內(nèi)部設(shè)有乘客到達(dá)層次的數(shù)字開關(guān)按鈕。電梯當(dāng)前所在的樓層位置用兩位數(shù)碼管顯示，用兩只發(fā)光二極管顯示開門/關(guān)門狀態(tài),用發(fā)光二極管顯示每層的上下請求狀態(tài)。②顯示電梯當(dāng)前的所在位置和電梯上升、下降及開門、關(guān)門狀態(tài)。③電梯到達(dá)有?？空菊埱蟮臉菍雍?，電梯門就會(huì)自動(dòng)打開門，指示燈亮，開門4秒后，電梯門自動(dòng)關(guān)閉（開門指示等滅），電梯繼續(xù)運(yùn)行。④能記憶電梯內(nèi)外的所有請求信號(hào)，并按照電梯運(yùn)行的有效運(yùn)

65、行規(guī)則次第響應(yīng)，即電梯上升時(shí)只能響應(yīng)高層的呼喚的請求，下降時(shí)只響應(yīng)低層的呼喚的請求，每個(gè)請求信號(hào)保留到執(zhí)行后清除。⑤當(dāng)沒有請求信號(hào)時(shí)，電梯停在一層。⑥電梯有超載提示。當(dāng)電梯內(nèi)部超載過電梯規(guī)定的人數(shù)或重量后，電梯會(huì)自動(dòng)報(bào)警，提示電梯已超載。</p><p>　　2.3 電梯控制器系統(tǒng)組成及模塊設(shè)計(jì)</p><p>　　2.3.1 系統(tǒng)組成</p><p>　　本次設(shè)

66、計(jì)采用了方向優(yōu)先控制方式方案。方向優(yōu)先控制是指，在電梯運(yùn)行到某一層時(shí)先考慮這一樓層是否有請求，如果有的話 ，就停止；如果沒有，就繼續(xù)前進(jìn)。停下來后再啟動(dòng)時(shí)的步驟，考慮前方——上方或下方是否有請求，如果有，就繼續(xù)前進(jìn)；如果沒有，就停止；檢測后方是否有請求，如果有請求，就轉(zhuǎn)向運(yùn)行；如果沒有請求，就維持在停止?fàn)顟B(tài)。</p><p>　　2.3.2 模塊設(shè)計(jì)</p><p>　　1)外部

67、數(shù)據(jù)高速采集模塊設(shè)計(jì)</p><p>　　有效的對外部信號(hào)進(jìn)行采集、處理，要求電梯控制器對外部請求信號(hào)的實(shí)時(shí)、準(zhǔn)確采集，準(zhǔn)確、實(shí)時(shí)的捕捉樓層到達(dá)信號(hào)；有效防止對樓層到達(dá)信號(hào)、外部請求信號(hào)的誤判。</p><p><b>　　2）信號(hào)存儲(chǔ)模塊</b></p><p>　　電梯控制器的請求輸入信號(hào)有27個(gè)（電梯外部有9個(gè)上升請求和9個(gè)下降請求的用戶

68、輸入端口，電梯內(nèi)部有9個(gè)請求用戶輸入端口），由于系統(tǒng)對內(nèi)、外請求沒有設(shè)置優(yōu)先級(jí)，各樓層的內(nèi)、外請求信號(hào)被采集后可以先進(jìn)行運(yùn)算，再存到存儲(chǔ)器內(nèi)。</p><p>　　3）基于FPGA的中央處理模塊</p><p>　　中央數(shù)據(jù)處理模塊是系統(tǒng)的核心部分，通過對存儲(chǔ)的數(shù)據(jù)（包含有請求、到達(dá)樓層等信號(hào)）進(jìn)行比較、判斷以驅(qū)動(dòng)系統(tǒng)狀態(tài)的流轉(zhuǎn)。電梯的工作過程中總共有9種狀態(tài)：等待、上升、下降、開門、關(guān)門

69、、停止、休眠、超載報(bào)警以及故障報(bào)警狀態(tài)。在一般情況下，電梯的工作起始點(diǎn)是在第一層，起始的狀態(tài)就是等待狀態(tài)，而啟動(dòng)的條件就是接收到上升請求。</p><p>　　2.4 電梯控制器系統(tǒng)的功能設(shè)計(jì)</p><p>　　2.4.1 主控制器的功能</p><p>　　本次設(shè)計(jì)的主控制器預(yù)備具有以下功能：①在電梯開關(guān)打開時(shí)響應(yīng)請求，否則不響應(yīng)；②電梯的初始位置是一層；③電梯

70、運(yùn)行時(shí)，指示方向?yàn)楫?dāng)前所在樓層；④電梯每秒升降一層；⑤當(dāng)電梯到達(dá)所請求的樓層時(shí)，自動(dòng)開門，等待4s后自動(dòng)關(guān)門，繼續(xù)運(yùn)行，如沒有請求信號(hào)，則停留在當(dāng)前樓層；⑥收到請求后，自動(dòng)到達(dá)用戶所在樓層，自動(dòng)開門；⑦記憶電梯內(nèi)外所有請求，并按電梯運(yùn)行順序執(zhí)行，在執(zhí)行后清除請求；⑧具有提前關(guān)門和延遲關(guān)門功能。</p><p>　　2.4.2 分控制器的功能</p><p>　　本次設(shè)計(jì)的分控制器預(yù)備具有以

71、下功能：①每層電梯外部都設(shè)有上升請求按鈕和下降請求按鈕；②每層電梯外部都有設(shè)備指示電梯當(dāng)前所在樓層；③當(dāng)電梯到達(dá)本層時(shí)，清除請求。</p><p>　　2.4.3 電梯控制器的有效請求原則</p><p>　　電梯可能在同一時(shí)間接受到上升、下降等多種請求信號(hào)，它對信號(hào)的處理是按照一定的有效請求原則進(jìn)行的。有效請求原則如下：①電梯上行階段，只能響應(yīng)電梯所在位置以上樓層的上樓請求，逐層執(zhí)行，直

72、到完成最后一個(gè)請求，然后電梯便升到有下樓請求的最高一層接客，開始執(zhí)行下樓請求；②電梯在下行階段，只能響應(yīng)電梯所在位置以下的下樓請求，逐層執(zhí)行，直到完成最后一個(gè)請求，然后電梯便降到有上升請求的最低一層接客，開始執(zhí)行上樓請求；③電梯執(zhí)行完全部請求后，停留在原來樓層等待新的請求信號(hào)，再進(jìn)入運(yùn)行狀態(tài)。</p><p>　　2.5 電梯控制器系統(tǒng)設(shè)計(jì)</p><p>　　如圖2所示就是電梯控制器的功

73、能模塊。這些功能模塊包括了狀態(tài)顯示、分控制器、主控制器、譯碼器、樓層顯示和樓層選擇。乘客在電梯內(nèi)部選擇好所要到達(dá)的樓層，通過主控制器的處理，電梯開始運(yùn)行，狀態(tài)顯示器會(huì)顯示電梯的運(yùn)行狀態(tài)，電梯所在的樓層數(shù)會(huì)通過譯碼器譯碼，從而顯示在樓層顯示器中。分控制器則是把每一層電梯外部的有效的請求傳送給主控制器。由于分控制器相對來說簡單很多，所以主控制器才是核心部分。</p><p>　　圖2.1 電梯控制器原理框圖&

74、lt;/p><p>　　第3章 電梯控制器的ＶＨＤＬ語言實(shí)現(xiàn)</p><p><b>　　3.1　底層模塊</b></p><p>　　底層模塊分為電梯控制計(jì)時(shí)模塊和電梯每層的分控制器模塊。</p><p>　?。?１.１　電梯控制計(jì)時(shí)模塊實(shí)現(xiàn)電路圖及仿真波形</p><p>　　圖3.1 電梯控制

75、計(jì)時(shí)模塊的輸入輸出引腳</p><p>　　如圖所示，電梯控制計(jì)時(shí)模塊的輸入信號(hào)有：clk（時(shí)鐘信號(hào)），reset（重置信號(hào)），clr（清零信號(hào)），en（使能信號(hào)）。電梯控制計(jì)時(shí)模塊的輸出有：q［３…0］，分別為q［0］、q［１］、q［２］、</p><p><b>　　q［３］。</b></p><p>　　圖3.2 電梯控制器計(jì)時(shí)模塊R

76、TL圖</p><p>　　在quartus軟件中點(diǎn)擊“Tools——Netlist Viewers——RTL Viewer”，即可生成RTL圖。RTL全稱Register-transfer Level（寄存器傳輸層次），是用來描述同步數(shù)字電路的抽象級(jí)。RTL級(jí)仿真只能驗(yàn)證設(shè)計(jì)的功能，沒有時(shí)序信息。</p><p>　　圖3.3 電梯控制器計(jì)時(shí)模塊的功能仿真波形1</p>

77、<p>　　圖3.4 電梯控制器計(jì)時(shí)模塊的功能仿真波形2</p><p>　　由圖3.3和圖3.4可以看出，時(shí)鐘信號(hào)clk上升沿觸發(fā)有效，清零信號(hào)clr高電平有效，當(dāng)clr為高電平時(shí)，輸出為0。當(dāng)重置信號(hào)reset為高電平時(shí)，輸出為5。分析圖3.3，剛開始clk為低電平，未觸發(fā)，所以輸出為0。當(dāng)clk上升沿觸發(fā)有效時(shí)，clr變?yōu)楦唠娖?，輸出?。第二個(gè)clk上升沿觸發(fā)有效時(shí)，clr又變?yōu)楦唠娖?，?/p>

78、出仍然為0。第三個(gè)clk上升沿觸發(fā)有效時(shí)，clr為低電平，輸出不為0，并且reset為高電平，所以輸出為5。依次可類推。分析圖3.4，輸出開始為0，當(dāng)?shù)谝粋€(gè)上升沿觸發(fā)有效時(shí)，clr為低電平，輸出不為0。并且reset為低電平，en為高電平。此時(shí)如果前者為5，則后者也為5。如果前者不為5，則后者等于前者加1。這里前者為0，所以后者為1。依次可類推。</p><p>　　圖3.5 電梯控制器計(jì)時(shí)模塊的時(shí)序仿真波

79、形</p><p>　　圖3.5的時(shí)序仿真波形與前面的功能仿真波形相比較，可以發(fā)現(xiàn)時(shí)序仿真是在設(shè)計(jì)綜合、時(shí)序分析之后的有時(shí)序延時(shí)的仿真，而功能仿真是沒有器件延時(shí)的仿真。</p><p>　?。?１.２　分控制器模塊實(shí)現(xiàn)電路圖及仿真波形</p><p>　　圖3.6 電梯分控制器模塊輸入輸出引腳</p><p>　　如圖3.6所示，電梯控制

80、器的分控制器的輸入信號(hào)有：clk（時(shí)鐘信號(hào)），switch（電梯電源開關(guān)），upkey（電梯外部上升請求信號(hào)），downkey（電梯外部下降請求信號(hào)），opendoor（開門請求信號(hào)），qin［10…1］（10位帶寬信號(hào)）。模塊的輸出有：ur,dr,disp1(4位顯示)。</p><p>　　圖3.7 電梯控制器分控制器RTL圖</p><p>　　圖3.8 電梯控制器分控制

81、器的功能仿真波形1</p><p>　　圖3.9 電梯控制器分控制器的功能仿真波形2</p><p>　　由圖3.8和圖3.9可以看出，時(shí)鐘信號(hào)clk上升沿觸發(fā)，電梯電源開關(guān)switch高電平時(shí)電梯正常工作。qin可以自己選擇輸入10位信號(hào)，由disp1顯示結(jié)果。在電梯正常運(yùn)行的狀況下，有外部上升請求，clk上升沿觸發(fā)有效，所以出現(xiàn)ur的波形。也可依此推出dr的波形。</p&g

82、t;<p>　　圖3.10 電梯控制器分控制器的時(shí)序仿真波形</p><p><b>　　3.2 頂層模塊</b></p><p>　　圖3.11 電梯控制器主控制器輸入輸出引腳</p><p>　　如圖3.11可以看到，電梯控制器主控制器模塊的輸入信號(hào)有：clk（時(shí)鐘信號(hào)），switch（電梯電源開關(guān)信號(hào)），close（

83、強(qiáng)制關(guān)門信號(hào)），delay（延時(shí)信號(hào)），sel［10…1］（樓層選擇信號(hào)），uplift（電梯上升請求輸入信號(hào)），downlift（電梯下降請求輸入信號(hào)）。電梯控制器主控制器的輸出有：qout（電梯狀態(tài)顯示輸出信號(hào)）和opendoor（強(qiáng)制開門信號(hào)）。</p><p>　　圖3.12 電梯控制器主控制器的RTL圖</p><p>　　圖3.13 電梯控制器主控制器的仿真波形<

84、;/p><p>　　電梯控制器程序總體實(shí)現(xiàn)及仿真</p><p>　　圖3.14 電梯控制系統(tǒng)結(jié)構(gòu)</p><p>　　表3.15 控制系統(tǒng)信號(hào)列表</p><p>　　第4章 下載到SOPC板實(shí)現(xiàn)聯(lián)調(diào)</p><p>　　4.1　SOPC開發(fā)板的設(shè)置和引腳鎖定</p><p>　　本次設(shè)

85、計(jì)使用的是Cyclone 系統(tǒng) 的EP1C6Q240。SOPC的實(shí)物圖如圖4.1。通過USB-Blaster將開發(fā)板和電腦USB接口連接，按照提示安裝USB-Blaster驅(qū)動(dòng)。安裝完成后，對電梯控制器代碼用Quartus軟件進(jìn)行編譯，點(diǎn)擊Start Compilation。編譯成功后，會(huì)自動(dòng)生成SOF文件（ele.sof）。點(diǎn)擊Tools→Programmer,會(huì)出現(xiàn)如圖4.2所示的編程器窗口。點(diǎn)擊左上角的Hardware Setup

86、，會(huì)出現(xiàn)如圖4.3所示的HardwareSetup 對話框。通過Add Hardware選擇USB-Blaster[USB-0]。點(diǎn)擊圖4.2中左邊欄的Add File，添加ele.sof文件。點(diǎn)擊Add Device選擇Cyclone 系統(tǒng) 的EP1C6Q240。在Mode欄中有JTAG、Passive Serial、Active Serial和In-Socket Programming4種編程模式，為了直接對CPLD/FPGA進(jìn)行配

87、置，選擇JTAG編程模式。并在Program/Configure欄下的小方框打勾。</p><p>　　圖4.1 SOPC開發(fā)板</p><p>　　圖4.2 編程器窗口</p><p>　　圖4.3 Hardware Setup對話框</p><p>　　圖4.4 軟件引腳設(shè)置</p><p>　

88、　SignaltapII編譯與最終成果展示</p><p>　　完成開發(fā)板的設(shè)置和引腳的鎖定后，點(diǎn)擊Tools→SingnalTap II logic Aalyzer,彈出如圖4.5所示的Signal TapII編譯窗口。在編譯之前，先做如下設(shè)置：①在圖4.5的右上方做硬件裝置設(shè)置。如圖4.6。②在圖4.5的右下方添加輸入時(shí)鐘信號(hào)。如圖4.7。</p><p>　　圖4.5 Sign

89、al TapII編譯窗口</p><p><b>　　圖4.6</b></p><p><b>　　圖4.7</b></p><p>　　點(diǎn)擊Edit→Add Nodes, 添加所要觀察的輸入輸出節(jié)點(diǎn)。如圖4.8所示。此時(shí)整體的</p><p>　　Signal TapII編譯窗口如圖4.9所示。&

90、lt;/p><p>　　圖4.8 節(jié)點(diǎn)全設(shè)置</p><p>　　圖4.9 Signal TapII編譯窗口</p><p>　　單擊下載文件管理按鈕，在對話框中選擇ele.sof文件。最后我們將樣本深度選擇為2KB，單擊Autorun Analysis對文件進(jìn)行運(yùn)行分析，編譯Signal TapII文件。完成編譯后，單擊Program Device，完成設(shè)計(jì)工

91、程文件到芯片的下載,按Run Analysis運(yùn)行設(shè)計(jì)。</p><p>　　最后出來圖4.10。</p><p><b>　　圖4.10</b></p><p><b>　　結(jié)論</b></p><p>　　本次畢業(yè)設(shè)計(jì)從最初的選題，到開題報(bào)告、文獻(xiàn)綜述的完成，再到畢業(yè)設(shè)計(jì)的最終完成。我大約花費(fèi)了

92、3個(gè)月的時(shí)間，在拿到課題之前，我對于SOPC和全自動(dòng)電梯控制器的相關(guān)知識(shí)并沒有了解太多，幾乎可以說是空白。好在電梯是我們?nèi)粘Ｉ钪惺煜さ氖挛?，總不?huì)太陌生。</p><p>　　本次設(shè)計(jì)在quartus軟件平臺(tái)上完成了１０層樓的電梯載客服務(wù)，外圍電路少，成本較低，可靠性較高。采用這樣的設(shè)計(jì)，使電梯設(shè)計(jì)由原來的硬件設(shè)計(jì)轉(zhuǎn)化為軟件設(shè)計(jì)，可以有效簡化硬件的開發(fā)和制造過程。只要通過修改VHDL源程序，就能實(shí)現(xiàn)更高層的電梯

93、設(shè)計(jì)或者增加一些新的功能，大大提高了電梯設(shè)計(jì)的靈活性，應(yīng)用前景廣闊。</p><p>　　通過這次畢業(yè)設(shè)計(jì)，我學(xué)習(xí)了一種新的設(shè)計(jì)語言VHDL，可以簡單運(yùn)用這種語言設(shè)計(jì)一些程序。同時(shí)通過學(xué)習(xí)，基本掌握了QuartusII軟件的使用方法，可以在此軟件上設(shè)計(jì)源程序，并且仿真運(yùn)行，作簡單分析。</p><p>　　在整個(gè)設(shè)計(jì)過程中，我還是發(fā)現(xiàn)了許多自己的不足之處，遇到了許多困難。由于本人能力的不足

94、，這次的畢業(yè)設(shè)計(jì)中的問題層出不窮。首先，我不知道我要做什么。電梯我知道，里面的大部分功能也了解，可是如何用軟件設(shè)計(jì)程序做出來呢？還有，什么是SOPC，什么是FPGA，這兩者有何區(qū)別呢？鑒于大量基本問題的不了解，所以我去查閱了很多資料，并借助于網(wǎng)絡(luò)，終于對這些問題有了些基本了解，對要做的事情有了模糊的雛形。先用quartus軟件作為設(shè)計(jì)平臺(tái)，選用VHDL語言作為設(shè)計(jì)語言，設(shè)計(jì)好程序，再燒錄到SOPC開發(fā)板上。有了大概路線，就可以開工了。但

95、是程序怎么寫呢？參考了幾個(gè)程序后，終于綜合出了現(xiàn)在的程序，在軟件上調(diào)試仿真成功?？墒怯捎谳斎氲膮⒖贾禌]有設(shè)置合適，一直調(diào)不出波形。經(jīng)過設(shè)置幾個(gè)不同的參考值比較后，已經(jīng)調(diào)出了我比較滿意的波形。</p><p>　　在老師的幫助和自己的不斷努力之下，我還是比較順利地完成了此次設(shè)計(jì)。所得的結(jié)果也基本符合設(shè)計(jì)的要求，這點(diǎn)我自己感到比較欣慰，最后希望本次畢業(yè)設(shè)計(jì)中所學(xué)到的東西能夠在以后的工作和生活當(dāng)中對自己有所幫助。<

96、;/p><p><b>　　致謝</b></p><p>　　在論文完成之際，謹(jǐn)向在此過程中所有給予過我?guī)椭睦蠋熀屯瑢W(xué)表示衷心的感謝。</p><p>　　首先感謝我的指導(dǎo)老師陶老師。本人對于畢業(yè)論文幾乎是一籌莫展的，幸虧有陶老師的指導(dǎo)關(guān)懷，才有了現(xiàn)在論文的完成。陶老師本身自己有非常多的事情要忙，但是她還是一有空就指導(dǎo)我們。我為自己在此過程中的懶

97、惰散漫衷心的向陶老師說聲抱歉。</p><p>　　感謝所有在我的大學(xué)學(xué)習(xí)期間，給予我?guī)椭完P(guān)心的同學(xué)和朋友們。人是群居動(dòng)物，不可能獨(dú)自一人承擔(dān)完成所有的事。所以在我周圍和我有關(guān)系的同學(xué)我都應(yīng)該感謝。也感謝評閱老師對本文的認(rèn)真評閱和批評指正。這次畢業(yè)設(shè)計(jì)是最后一次和同學(xué)緊密聯(lián)系在一起，共同努力。我們馬上要畢業(yè)了，要奔向社會(huì)了。感謝大學(xué)里有如此美好的友情和師生情，我將畢生回味珍惜。</p><p

98、><b>　　[參考文獻(xiàn)]</b></p><p>　　[1]李平．電子設(shè)計(jì)自動(dòng)化技術(shù)．電子科技大學(xué)出版社，2008，(5）：147． 　　[2]周潤景. 蘇良碧．基于Quartus II的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解．電子工業(yè)出版社，2010，(5)：244． 　　[3]邵舒淵 盧選民．SOPC 系統(tǒng)設(shè)計(jì)入門教程．西

99、北工業(yè)大學(xué)大學(xué)生創(chuàng)新中心內(nèi)部培訓(xùn)教材，2004，(5)：1． 　　[4] 趙全利、秦春斌。EDA技術(shù)及應(yīng)用教程[M]，機(jī)械工業(yè)出版社，2009 　　[5] 陳嘉盛，電梯結(jié)構(gòu)原理.機(jī)械工業(yè)出版社.2003</p><p>　　[6]徐志軍，徐光輝.CPLD/FPGA的開發(fā)和應(yīng)用[M].北京：電子工業(yè)出版社.2002.</p><p>　　[7]曾繁秦. EDA 工程

100、的理論與實(shí)踐.電子工業(yè)出版社.2004.[8]李惠升．電梯控制技術(shù)．北京：機(jī)械工業(yè)出版社.2003.</p><p>　　[9]楊曉慧．電子技術(shù)EDA實(shí)踐教程．北京：國防工業(yè)出版社. 2005．</p><p>　　[10] 潘松，黃繼業(yè)．EDA技術(shù)實(shí)用教程[M]．北京：科學(xué)出版社.2005[11] 楊則，龍海燕．VHDL與數(shù)字系統(tǒng)設(shè)計(jì)[M]．北京：電子工業(yè)出版社.2004[12]

101、潭會(huì)生，張昌凡．EDA技術(shù)及應(yīng)用[M]．西安：電子科技大學(xué)出版社.2001[13] 李伯宗，蓉暉譯．VHDL設(shè)計(jì)表示和綜合[M]．北京：機(jī)械工業(yè)出版社.2002</p><p>　　[14] 邊計(jì)年，薛宏熙譯．用VHDL設(shè)計(jì)電子線路[M]．北京：清華大學(xué)出版社.2000</p><p>　　[15]朱正偉.EDA技術(shù)和應(yīng)用.清華.2005</p><p>　　[1

102、6]劉燕萍，高振斌.EDA實(shí)用技術(shù)和應(yīng)用.國防工業(yè)出版社.2006</p><p>　　[17]王誠，吳繼華.Altera FPGA/CPLD設(shè)計(jì)（高級(jí)版）.北京：人民郵電出版社.2005</p><p>　　[18]汪國強(qiáng).EDA技術(shù)與應(yīng)用.北京：電子工業(yè)出版社.2004</p><p>　　[19]謝自美.電子線路設(shè)計(jì)實(shí)驗(yàn)測試（第二版），華中科技大學(xué).2002&

103、lt;/p><p>　　[20]曾繁秦、陳美金，VHDL程序設(shè)計(jì)[M].北京：清華大學(xué)出版社.2001.</p><p>　　[21]Ovaska,S.J.,Procedure for modernizing an elevator group.United States Patent 5,352,857,October,1994.</p><p>　　[22]Ovas

104、ka,S.J.and Echlom,R.C.,Procedure for modernizing the control system of a lilt group.United States Patent 4,844,204,July,1989.</p><p><b>　　附錄</b></p><p>　　電梯控制計(jì)時(shí)模塊的源程序如下：</p>&

105、lt;p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　entity counter i

106、s </p><p>　　port(clk,reset,clr,en:in std_logic;</p><p>　　q:out integer range 0 to 8);</p><p><b>　　end;</b></p><p>　　architecture art of counter is</p>

107、<p>　　signal temp:integer range 0 to 8;</p><p><b>　　begin</b></p><p>　　process(clk,reset,clr,en)</p><p><b>　　begin</b></p><p>　　if(clr=&#