數(shù)字電路與數(shù)字邏輯

1、第 2 章 數(shù)字邏輯電路基礎(chǔ) 和計(jì)算機(jī)中的邏輯部件,（計(jì)算機(jī)組成原理課程的預(yù)備性知識(shí)） 2.1 數(shù)字電路基礎(chǔ) 2.2 基本邏輯門(mén)和布爾代數(shù)知識(shí)基礎(chǔ) 2.3 組合邏輯電路及其應(yīng)用 2.4 時(shí)序邏輯電路及其應(yīng)用 2.5 現(xiàn)場(chǎng)可編程器件的內(nèi)部結(jié)構(gòu)和編程,一. 本章的預(yù)備性知識(shí),1. 晶體二極管和它的單方向?qū)щ娞匦?/p>

2、 2. 晶體三極管與反相器電路 3. 兩種最基本的門(mén)電路：與非門(mén)，或非門(mén) 4. 邏輯運(yùn)算與數(shù)字邏輯電路 5. 邏輯功能的表示和等效電路 6. 真值表和邏輯表達(dá)式的對(duì)應(yīng)關(guān)系 7. 邏輯運(yùn)算的基本定理、常用公式和邏輯化簡(jiǎn) 8. 三態(tài)門(mén)電路,晶體二極管及其單方向?qū)щ娞匦?通常情況下，可把一些物體劃分成導(dǎo)體（雙向?qū)щ姡┖?絕緣體（不導(dǎo)電）兩大類(lèi)。在這兩類(lèi)物體的兩端有電壓存在時(shí)，

3、會(huì)出現(xiàn)有電流流過(guò)或無(wú)電流流過(guò)物體的兩種不同情形。 人們也可以制作出另外一類(lèi)物體，使其同時(shí)具備導(dǎo)體和絕緣體兩種特性，其特性取決于在物體兩端所施加電壓的方向，當(dāng)在一個(gè)方向上有正的電壓（例如 0.7V）存在時(shí)，可以允許電流流過(guò)（如圖所示），此時(shí)該物體表現(xiàn)出導(dǎo)體的特性；而在相反的方向上施加一定大小的電壓時(shí)，該物體中不會(huì)產(chǎn)生電流，表現(xiàn)出絕緣體的的特性，即該物體只能在單個(gè)方向上導(dǎo)電，這樣的物體被稱為半導(dǎo)體。制作出的器件被稱為

4、二極管。,,,,,電流 i,+,-,,二極管的內(nèi)部結(jié)構(gòu)及其開(kāi)關(guān)特性,絕緣體和導(dǎo)體不同的導(dǎo)電特性是由于它們不同的原子結(jié)構(gòu)特性造成的。 通過(guò)在絕緣材料中有控制地?fù)郊舆M(jìn)少量的導(dǎo)電物質(zhì)，可以使得到的材料有一定的導(dǎo)電特性。例如在 4價(jià)的硅材料（每個(gè)原子核周?chē)?4個(gè)電子）中摻雜進(jìn)少量 5價(jià)的金屬材料形成 N型材料，或者摻雜進(jìn)少量 3價(jià)的金屬材料形成 P型材料，使新得到的材料中總的原子核數(shù)量與電子的數(shù)量不滿足 1:4 的關(guān)系， N型

5、材料中形成有極少量的帶負(fù)電荷的多余電子， P型材料中缺少極少量的電子（反過(guò)來(lái)稱為有極少量的帶正電的空穴），這些電子和空穴可以成為導(dǎo)電的載流子。當(dāng)把這樣的兩種材料結(jié)合在一起時(shí)，就表現(xiàn)出在單個(gè)方向?qū)щ姷奶匦裕@就是半導(dǎo)體，做成器件就是二極管。當(dāng)P型材料一端（稱為二極管的正極）有比N型材料一端（稱為二極管的負(fù)極）高 0.7 伏的電壓時(shí)，就會(huì)產(chǎn)生從正極流向負(fù)極的電流，小的反向電壓則不會(huì)產(chǎn)生電流。,2. 晶體三極管和反相器電路,在半導(dǎo)體的基體

6、上，經(jīng)過(guò)人工加工，可以生產(chǎn)出三極管，它類(lèi)似于 2 個(gè)背向相連接的二極管，有 3 個(gè)接線端，分別被稱為集電極、基極和發(fā)射極，其特性是：,,,,,,,,,基極,發(fā)射極,集電極,,,+Vcc (+5V),接地,輸入電平 = 0.7 V, 三級(jí)管導(dǎo)通， 使輸出電平為 0 V ；輸入電平 = 0 V , 三級(jí)管截止 ， 使輸出電平 > 4 V ；

7、 這已經(jīng)構(gòu)成了反相器線路,完成邏輯取反功能。,輸出,輸入,電阻,電源,,,,,,,,,,,,,,,,,,,+Vcc,,,,,3. 與非門(mén) 和 或非門(mén),,,,,,,,,,+Vcc (+5V),接地,,輸出,輸入1,電源,,,,,,,,,輸入2,,,,,,,,輸入2,,,,,,,,輸入1,,,,+Vcc (+5V),,輸出,電源,,,,,與非門(mén)： 2 路輸入都高，輸出才為低； 或非門(mén)：任何一路輸入為高，輸出都為低

8、（原1個(gè)三極管變成串接的2個(gè)三極管） （原1個(gè)三極管變成并行的2個(gè)三極管）,,,接地,當(dāng)然，也可以制作并使用不帶反相功能的 與門(mén) 和 或門(mén) 電路。,,,4. 邏輯運(yùn)算與數(shù)字邏輯電路,數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)基礎(chǔ)。 最基本的邏輯電路：與門(mén)，或門(mén)，非門(mén)；用它們可以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路。 最基本的邏輯運(yùn)算有：與運(yùn)算，或運(yùn)算，非運(yùn)算，正好可以選用與門(mén)、或門(mén)、非門(mén)來(lái)加以實(shí)

9、現(xiàn)。 邏輯關(guān)系是可以采用數(shù)學(xué)公式來(lái)表示和運(yùn)算的，此數(shù)學(xué)工具就是布爾代數(shù)，又稱邏輯代數(shù)。 例如，A = B ? C + E * /F； A為輸出（運(yùn)算結(jié)果）， B、C、E、F為輸入，? 、+、 / 分別代表與、或、非運(yùn)算符； 運(yùn)算符的優(yōu)先級(jí)：非運(yùn)算最高，與運(yùn)算次之，或運(yùn)算最低。 這一邏輯運(yùn)算功能，顯然可以用 與門(mén)、或門(mén)、非

10、門(mén)來(lái)實(shí)現(xiàn)。,5. 邏輯功能的表示和等效電路,邏輯功能可以選用布爾代數(shù)式表示， 卡諾圖表示， 真值表表示，或者用線路邏輯圖表示。 與門(mén)、 或門(mén)、 非門(mén) 的圖形符號(hào)：,,,,,,,,,,,,,,,,,,,,,,,,,,,,,非門(mén) 與門(mén) 與非門(mén),或門(mén)

11、 或非門(mén),A,X,B,A B X 0 0 0 0 1 0 1 0 0 1 1 1,A B X 0 0 1 0 1 1 1 0 1 1 1 0,,,X=A?B,X= A?B,,X=A+B,X=A+B,,真值表,,X,X,X,A,A,A,B,B,B,A,X,,,,,6. 真值表和邏輯表達(dá)式的對(duì)應(yīng)

12、關(guān)系,真值表、邏輯表達(dá)式、線路圖是有對(duì)應(yīng)對(duì)應(yīng)關(guān)系的, 真值表→表達(dá)式→電路圖 (用于做出產(chǎn)品),,,,,與門(mén),與非門(mén),A,B,A B X 0 0 0 0 1 0 1 0 0 1 1 1,A B X 0 0 1 0 1 1 1 0 1 1 1 0,X = A

13、?B,X = A ? B,,A,B,X,,,,,,,,,,,,,用與邏輯寫(xiě)出真值表中每一橫行中輸出為 1 的邏輯表達(dá)式；用或邏輯匯總真值表中全部輸出為 1 的邏輯。不必理睬那些輸出為 0的各行的內(nèi)容，它們已經(jīng)隱含在通過(guò) 1、2 兩步寫(xiě)出的表達(dá)式中。,X= A * B + A * B + A * B,,,,,,,,,X,,真值表,用于寫(xiě)出功能需求,得出用到的基本門(mén) 及其連接關(guān)系,,7. 基本定理和常用公式，邏輯化簡(jiǎn),A+0=

14、A A?0=0 A+A=1 A?A=0A+1=1 A?1=A A+A=A A?A=AA+B=B+A A?B=B?A A=A(A+B)+C=A+(B+C) (A?B) ?C=A?(B?C)A?(B+C)=A?B+A?C A+ B?C=(A+B)

15、 ?(A+C)A+A?B=A A?(A+B)= AA+A?B=A+B A?(A+B)=A?BA ? B = A + B A + B = A ? B例如：A?B+A?B+A?B = A?(B+B) +A?B=A+A?B = A + B

16、 = A?B,,,,,,,,,,,,,,,,,,,,,,8. 三態(tài)門(mén)電路,三態(tài)門(mén)電路是一種最重要的總線接口電路，它保留了圖騰輸出結(jié)構(gòu)電路信號(hào)傳輸速度快、驅(qū)動(dòng)能力強(qiáng)的特性，又有集電極開(kāi)路電路的輸出可以“線與”的優(yōu)點(diǎn)，是構(gòu)建計(jì)算機(jī)總線的理想電路。 “三態(tài)”是指電路可以輸出正常的 “0” 或 “1”邏輯電平，也可以處于高阻態(tài)，取決于輸入和控制信號(hào)。為高阻態(tài)時(shí)， “0” 和 “1”的輸出極都截止，相當(dāng)于與所連接的線路

17、斷開(kāi)，便于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一。,,,,,,,,,,,,,,,,,A B C,/G1 /G2 /G3,總線,例如，當(dāng)控制信號(hào) /G1為低電平， /G2 和 /G3為高電平時(shí)，三態(tài)門(mén)的輸入 A 被送到總線上，另外兩個(gè)三態(tài)門(mén)的輸出處于高阻態(tài)。,二. 計(jì)算機(jī)中常用的邏輯電路,專(zhuān)用功能電路1. 加法器和算術(shù)邏輯單元2. 譯碼器和編碼器3. 數(shù)據(jù)選擇器

18、4. 觸發(fā)器和寄存器、計(jì)數(shù)器 陣列邏輯電路5. 存儲(chǔ)器芯片 RAM 和 ROM6. 通用陣列邏輯 GAL7. 復(fù)雜的可編程邏輯器件 CPLD: MACH器件8. 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 器件,計(jì)算機(jī)中常用的邏輯器件,計(jì)算機(jī)中常用的邏輯器件，包括組合邏輯和時(shí)序邏輯電路兩大類(lèi)別；也可以劃分為專(zhuān)用功能和通用功能電路兩大類(lèi)別。 組合邏輯電路的輸出狀態(tài)只取決于當(dāng)前輸入信號(hào)的

19、狀態(tài)，與過(guò)去的輸入信號(hào)的狀態(tài)無(wú)關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路； 時(shí)序邏輯電路的輸出狀態(tài)不僅和當(dāng)前的輸入信號(hào)的狀態(tài)有關(guān)，還與以前的輸入信號(hào)的狀態(tài)有關(guān)，即時(shí)序邏輯電路有記憶功能，最基本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由基本觸發(fā)器可以構(gòu)成寄存器，計(jì)數(shù)器等部件； 從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供專(zhuān)用功能的器件，和高集成度的、現(xiàn)場(chǎng)可編

20、程的通用功能電路，例如通用陣列邏輯GAL，復(fù)雜的可編程邏輯器件 CPLD，包括門(mén)陣列器件FPGA，都能實(shí)現(xiàn)各種組合邏輯或時(shí)序邏輯電路功能，使用更方便和靈活。,1. 加法器和算術(shù)邏輯單元,加法器是計(jì)算機(jī)中最常用的組合邏輯器件，主要完成兩個(gè)補(bǔ)碼數(shù)據(jù)的相加運(yùn)算，減法運(yùn)算也是使用加法器電路完成的。 一位的加法器可以對(duì)本位兩個(gè)二進(jìn)制數(shù)據(jù)和低一位送上來(lái)的一個(gè)進(jìn)位信號(hào)的完成相加運(yùn)算，產(chǎn)生本位的和以及送往高一位的進(jìn)位輸出信號(hào)。

21、 由多個(gè)一位的加法器，可以構(gòu)成同時(shí)完成對(duì)多位數(shù)據(jù)相加運(yùn)算的并行加法器，此時(shí)需要正確連接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號(hào)。 若各數(shù)據(jù)位之間的進(jìn)位信號(hào)是逐位傳送，被稱為串行進(jìn)位，當(dāng)加法器的位數(shù)較多時(shí)，會(huì)使加法運(yùn)算的速度大大降低；從加速加法進(jìn)位信號(hào)的傳送速度考慮，也可以實(shí)現(xiàn)多位的并行進(jìn)位，各位之間幾乎同時(shí)產(chǎn)生送到高位的進(jìn)位輸出信號(hào)。 乘除法運(yùn)算，也可以通過(guò)多次的循環(huán)迭代利用加法器完成。,加法器和算術(shù)邏輯單

22、元,計(jì)算機(jī)不僅要完成對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，例如與運(yùn)算，或運(yùn)算等等。 在計(jì)算機(jī)中，通常會(huì)把對(duì)數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對(duì)邏輯數(shù)據(jù)的邏輯運(yùn)算功能，合并到一起用同一套電路實(shí)現(xiàn)，這種電路就是算術(shù)邏輯單元，英文縮寫(xiě)是 ALU，用與、或、非門(mén)等電路實(shí)現(xiàn)，其設(shè)計(jì)過(guò)程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)說(shuō)明，這些內(nèi)容是 “數(shù)字邏輯和數(shù)字集成電路” 的重點(diǎn)知識(shí)。 多位的 ALU 不僅要

23、產(chǎn)生算術(shù)運(yùn)算、邏輯運(yùn)算的結(jié)果，還要給出結(jié)果特征情況，例如算術(shù)運(yùn)算是否產(chǎn)生了向更高位的進(jìn)位，結(jié)果是否為零，結(jié)果的符號(hào)為正還是為負(fù)，是否溢出等；對(duì)邏輯運(yùn)算通常只能檢查結(jié)果是否為零，不存在進(jìn)位和溢出等問(wèn)題。 要 ALU 運(yùn)算，就涉及選擇參加運(yùn)算的數(shù)據(jù)來(lái)源，要完成的運(yùn)算功能，結(jié)果的處置方案，特征位的保存等多方面的問(wèn)題，要有辦法控制 ALU 的運(yùn)行狀態(tài)。,一位加法器的設(shè)計(jì)過(guò)程,其設(shè)計(jì)過(guò)程可以通過(guò)如下3步完成：（1）寫(xiě)出加法器邏輯

24、的真值表；（2）由真值表推導(dǎo)出對(duì)應(yīng)的邏輯表達(dá)式；（3）對(duì)得到的邏輯表達(dá)式進(jìn)行一定目的的化簡(jiǎn)或優(yōu)化，以便選用基本邏輯門(mén)電路實(shí)現(xiàn)加法器。 Xn Yn Cn Fn Cn+1 0 0 0 0 0 Fn = /Xn · /Yn · Cn + Xn · /Yn · /Cn 0 0

25、 1 1 0 + /Xn · Yn · /Cn + Xn · Yn · Cn 0 1 0 1 0 0 1 1 0 1 Cn+1 = Xn · Yn · /Cn + /Xn · Yn · Cn

26、 1 0 0 1 0 + Xn · /Yn · Cn + Xn · Yn · Cn 1 0 1 0 1 = Xn · Yn + Xn · Cn + Yn · Cn 1 1 0 0

27、 1 由4個(gè)或項(xiàng)組成、每個(gè)或項(xiàng)是由4個(gè)因子實(shí)現(xiàn)與運(yùn)算 1 1 1 1 1 化簡(jiǎn)為3個(gè)或項(xiàng)，每個(gè)或項(xiàng)只是2個(gè)因子的與運(yùn)算,,,,,,,,,,,,,,,,,,一位加法器的邏輯線路圖,2. 譯碼器和編碼器,譯碼器電路，實(shí)現(xiàn)對(duì) n 個(gè)輸入變量譯碼，給出2n 個(gè)輸出信號(hào)，每個(gè)輸出信號(hào)對(duì)應(yīng) n 個(gè)輸入變量的一個(gè)最小項(xiàng)。是否需要譯碼，通常可以用一或幾個(gè)控制信號(hào)加以控

28、制。譯碼器多用于處理從多個(gè)互斥信號(hào)中選擇其一的場(chǎng)合。 編碼器電路，通常實(shí)現(xiàn)把 2n 個(gè)輸入變量編碼成 n 個(gè)輸出信號(hào)的功能，可以處理 2n 個(gè)輸入變量之間的優(yōu)先級(jí)關(guān)系，例如在有多個(gè)中斷請(qǐng)求源信號(hào)到來(lái)時(shí)，可以借助編碼器電路給出優(yōu)先級(jí)最高的中斷請(qǐng)求源所對(duì)應(yīng)的優(yōu)先級(jí)編碼，實(shí)現(xiàn)這種功能的電路通常被稱為優(yōu)先級(jí)編碼器。,,,,,3個(gè)輸入信號(hào)A、B、C，8個(gè)譯碼輸出信號(hào)Y0~Y7。 僅當(dāng) 3 個(gè)控制信號(hào)G1、G2A、G2B 的

29、組合為 1 0 0 時(shí)，譯碼器正常譯碼，依據(jù) A、B、C 的值，8 個(gè)輸出信號(hào)中的一個(gè)為低電平，其余7個(gè)輸出為高電平。 否則就不執(zhí)行譯碼， 8 個(gè)輸出信號(hào)都為高電平。例如： /Y0 = G1 * /G2A * /G2B * /A * /B * /C,139 為兩個(gè)獨(dú)立的二- 四譯碼器。每個(gè)譯碼器在信號(hào) G 的控制下，執(zhí)行譯碼或者不執(zhí)行譯碼。 僅當(dāng)控制信號(hào)G 為低電平時(shí)，譯碼器正常譯碼，依據(jù) A、B 的值，4 個(gè)輸

30、出信號(hào)中的一個(gè)為低電平，其余 3 個(gè)為高電平。 否則就不執(zhí)行譯碼， 4 個(gè)輸出信號(hào)都為高電平。例如： /1Y0 = /1G * /1A * /1B,,3. 數(shù)據(jù)選擇器,數(shù)據(jù)選擇器又稱多路開(kāi)關(guān)，它是以“與-或”門(mén)、 “與-或-非”門(mén)實(shí)現(xiàn)的電路，在選擇信號(hào)的控制下，實(shí)現(xiàn)從多個(gè)輸入通路中選擇某一個(gè)通路的數(shù)據(jù)作為輸出。 在計(jì)算機(jī)中，按照需要從多個(gè)輸入數(shù)據(jù)中選擇其一作為輸出是最常遇到的需求之一。例如，從多個(gè)寄存器

31、中，選擇指定的一個(gè)寄存器中的內(nèi)容送到 ALU 的一個(gè)輸入端，選擇多個(gè)數(shù)據(jù)中的一個(gè)寫(xiě)入指定的寄存器，選擇多個(gè)數(shù)據(jù)中的一個(gè)送往指示燈進(jìn)行顯示等。,,SN74LS257,257 器件通過(guò)選擇信號(hào)實(shí)現(xiàn)從兩路 4 位的輸入數(shù)據(jù)（用 A、B 表示）中選擇一路輸出（用 Y 表示），選擇信號(hào)為低電平，輸出的是 A 路數(shù)據(jù)，選擇信號(hào)為高電平，輸出的是B 路數(shù)據(jù)。 該器件的輸出還有三態(tài)控制，輸出控制低電平，輸出為正常邏輯信號(hào)，否則輸出為高阻態(tài)

32、。,,,,,LN74LS244 實(shí)現(xiàn)單向傳送控制功能 兩個(gè)分開(kāi)的 4 位 的輸入輸出控制，控制信號(hào) G 為低電平時(shí)，輸出信號(hào) Y 等于輸入 A ，否則輸出為高阻態(tài)。 把兩個(gè)控制信號(hào)連接在一起，可以同時(shí)控制 8 位信號(hào)的輸入輸出。,LN74LS245實(shí)現(xiàn)雙向傳送控制功能 允許信號(hào)控制 A 方和 B 方是否連通，為低時(shí)雙方連通，為高時(shí)雙方不通，雙方向都處于高阻態(tài)。 雙方連

33、通時(shí)，用信號(hào) DIR 控制數(shù)據(jù)傳送的方向，DIR 為低，B 方數(shù)據(jù)傳向 A 方， DIR 為高，A 方數(shù)據(jù)傳向 B 方。,4. R-S 觸發(fā)器,觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能，最簡(jiǎn)單的是由兩個(gè)交叉耦合的 “與非”門(mén)組成的 R-S 觸發(fā)器，2 個(gè)輸出分別為 Q和 /Q，兩路輸入分別為 R 和 S。,與非A,與非B,,,,,,,,,當(dāng)R為低電平，S為高電平時(shí)，會(huì)使/Q變?yōu)楦唠娖剑藭r(shí) Q 定變成低電平；在 R恢復(fù)為高電平后， Q

34、和 /Q將保持不變，即記憶了本次變化。 當(dāng)S為低電平，R為高電平時(shí)，會(huì)使Q變?yōu)楦唠娖剑藭r(shí) /Q 定變成低電平；在 S恢復(fù)為高電平后， Q和 /Q 也將保持不變，這是 R-S 觸發(fā)器。,Q,/Q,R,S,與或非門(mén),與或非門(mén),,,,,,,,/Q,Q,D,反相器,,,E,,,,當(dāng)把兩個(gè)輸入 S 和 R 變?yōu)橐粋€(gè) D 的互補(bǔ)輸入后，可以通過(guò)控制信號(hào) E 完成對(duì)觸發(fā)器的寫(xiě)入操作，在 E =1時(shí)，Q 將隨D而變化。,,,,,5.

35、 D 型觸發(fā)器和寄存器、計(jì)數(shù)器,前面剛介紹的觸發(fā)器屬于電平觸發(fā)方式，輸入 R 和 S 不能同時(shí)為低電平，而且 R 、S 和 D 在觸發(fā)器寫(xiě)入期間應(yīng)保持不變，否則產(chǎn)生操作錯(cuò)誤。 另外一種由 3 個(gè)基本觸發(fā)器構(gòu)成的是 D 型觸發(fā)器，它屬于邊沿觸發(fā)方式。輸入信號(hào) D 在觸發(fā)脈沖 CP 的正跳變沿期間被寫(xiě)入觸發(fā)器，其它時(shí)間 D 的變化不會(huì)影響觸發(fā)器的狀態(tài)。,與非1,與非2,與非4,與非6,與非3,與非5,,,,,,,,,,,,,,

36、,,,,,,,,,,,,,,,,,/RD,/SD,Q,CP,/Q,D,D 型觸發(fā)器又被稱為延時(shí)觸發(fā)器，常用于構(gòu)建寄存器，移位寄存器，計(jì)數(shù)器等部件。 輸入信號(hào) /SD 和 /RD用于觸發(fā)器的清 0 和置 1操作。,與非門(mén)1,與非門(mén)2,與非門(mén)3,與非門(mén)4,與非門(mén)5,與非門(mén)6,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,輸入D,CP,,,,,,,,,,,,/Q,D觸發(fā)器的寫(xiě)入過(guò)程 (維持阻塞原理介紹)

37、 D 是輸入，可經(jīng)過(guò)門(mén)5、門(mén)5和門(mén)6把 /D 和 D這２個(gè)互補(bǔ)值分別送到門(mén)3、門(mén)4的輸入端； CP 是觸發(fā)脈沖，也接到門(mén)3、門(mén)4的輸入端，在脈沖的上升邊沿啟動(dòng)寫(xiě)入操作。例如當(dāng)D為高電平時(shí)，在門(mén)4的輸出將得到一個(gè)負(fù)跳變跟隨低電平，這個(gè)變化將把 D 的值寫(xiě)入門(mén)1和門(mén)2構(gòu)成的觸發(fā)器中。由于門(mén)3的輸入/D處于低電平，門(mén)3的輸出將處于高電平，不會(huì)對(duì)觸發(fā)器產(chǎn)生作用。,,,,,,,,若寫(xiě)入操作已經(jīng)啟動(dòng)，即門(mén)4的輸出已經(jīng)為低電平，即使輸入信號(hào)D發(fā)生了

38、變化且門(mén)5和門(mén)6的輸出將跟著變化，但這不會(huì)對(duì)已經(jīng)啟動(dòng)的寫(xiě)入操作產(chǎn)生影響。這是因?yàn)殚T(mén)4輸出的低電平將阻賽門(mén)3的輸出為低，將維持門(mén)6的輸出為高電平，能確保本次寫(xiě)入正常完成。這表明D觸發(fā)器有一個(gè)重要功能，在接收輸入的同時(shí)可以把自己原有輸出送出去，可用于實(shí)現(xiàn)移位、計(jì)數(shù)功能。,輸出Q,寄存器、計(jì)數(shù)器,寄存器是計(jì)算機(jī)中的重要部件，用于暫存指令和數(shù)據(jù)等，通常選用多個(gè)可同時(shí)讀寫(xiě)的 D 觸發(fā)器或鎖存器組成。一個(gè)寄存器所使用的觸發(fā)器的數(shù)目被稱為寄存器的位數(shù)

39、，例如 4位、8位等；從使用的角度，還可以通過(guò)另外幾個(gè)控制信號(hào)，控制寄存器是否可以接受輸入，輸出的是正常邏輯電平還是高阻態(tài)，是否具有清 0 寄存器內(nèi)容的功能。 移位寄存器還多出了左右移位操作的功能。 計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常使用的一種電路，按時(shí)鐘作用方式，可以分為同步和異步兩大類(lèi)，其中同步計(jì)數(shù)器線路略復(fù)雜但性能更好，用于脈沖分頻和需要計(jì)數(shù)的場(chǎng)合，例如二進(jìn)制或十進(jìn)制計(jì)數(shù)。,,GND,Vcc,OE,時(shí)鐘

40、,SN74LS374寄存器，8個(gè)輸入引腳，8個(gè)輸出引腳，在OE (管腳1) 控制下，輸出可為正常電平（OE為低時(shí)）或高阻態(tài)（OE為高時(shí)），在時(shí)鐘信號(hào)的正跳邊沿接收輸入。 SN74LS377寄存器，引腳定義同上，管腳 1 信號(hào)名為G，控制寄存器可（G為低時(shí)）可接受輸入，或不能（G 為高時(shí)）接收輸入，輸出不能控制。 SN74LS273寄存器，引腳定義同上，管腳 1 信號(hào)名為 CR， CR為低時(shí)完成對(duì)寄存器的清

41、 0 操作，CR為高時(shí)，在時(shí)鐘信號(hào)的正跳邊沿接收輸入，輸出不能控制。,增加鎖存功能,,,,,,,,多位ALU(加、與),,,加數(shù) 寄存器Y,被加數(shù)寄存器X,二選 一,二選 一,,,,,,1 輸出端,,,1 輸出端,0 輸出端,,最低位進(jìn)位C0,,,,,,,,,,,,接收控制信號(hào) S→X,功能選擇信號(hào),,,,減運(yùn)算/Y →ALU,加減、與運(yùn)算 X→ALU,加法送0，減法送1,,進(jìn)位輸出C,每位一個(gè),,,組合邏輯和時(shí)

42、序邏輯 線路應(yīng)用舉例,,,,加運(yùn)算：X→ALU， Y→ALU，C0=0S→X減運(yùn)算：X→ALU， /Y→ALU，C0=1S→X與運(yùn)算：X→ALU， Y→ALU，S→X,結(jié)果S,加減、與運(yùn)算 Y→ALU,,CP,陣列邏輯電路,陣列邏輯電路是指邏輯元件在硅芯片上以陣列形式排列的器件，它占用芯片面積小，成品率高，用戶可編程，使用靈活。 陣列邏輯電路包括存儲(chǔ)器(RAM,ROM)，可編程邏輯陣列(

43、PLA)，可編程陣列邏輯(PAL)，通用陣列邏輯(GAL)，可編程門(mén)陣列(FPGA)，可編程宏單元陣列(PMA)。除RAM和ROM外，其它幾種電路統(tǒng)稱可編程邏輯器件(programmable logic devices，PLD)。 教學(xué)計(jì)算機(jī)中選用了GAL20V8 和高集成度的多個(gè)PAL 電路組成的 MACH芯片，將在后續(xù)部分進(jìn)一步介紹，它們可以實(shí)現(xiàn)組合邏輯電路或者時(shí)序邏輯電路的功能，都由“與”和“或”兩級(jí)陣列和觸發(fā)器

44、線路組成。,5. 存儲(chǔ)器芯片RAM和ROM,RAM 和 ROM 是典型的陣列邏輯電路，都由 “與”和“或”兩級(jí)陣列組成，其中的與陣列組成地址譯碼器,它給出全部地址輸入的最小項(xiàng)，用戶不可編程，用于選擇被讀寫(xiě)的存儲(chǔ)器單元，或陣列組成存儲(chǔ)體，保存寫(xiě)入存儲(chǔ)器中的內(nèi)容。 RAM 和 ROM 的區(qū)別：前者對(duì)或陣列中的內(nèi)容可以讀寫(xiě)，后者或陣列中的內(nèi)容主要用于讀出，對(duì)寫(xiě)操作可能不支持，或者需經(jīng)過(guò)特殊的辦法才能執(zhí)行。

45、 有關(guān)存儲(chǔ)器芯片的知識(shí)，將在介紹存儲(chǔ)器的章節(jié)中重點(diǎn)講解，無(wú)需在這里對(duì)線路部分多加說(shuō)明，而后面的 GAL20V8 、MACH-4 和 FPGA器件的有關(guān)知識(shí)不屬于本課程的重點(diǎn)內(nèi)容，只在這里作簡(jiǎn)要說(shuō)明。,6. 通用陣列邏輯GAL,通用陣列邏輯 (generic array logic，GAL) 器件，是一種可以電擦出、現(xiàn)場(chǎng)可重復(fù)編程、使用靈活的簡(jiǎn)單 PLD。 它的內(nèi)部結(jié)構(gòu)包括：輸入門(mén)，輸出三態(tài)門(mén)，與門(mén)陣列，輸出邏輯宏單

46、元(內(nèi)含或陣列)，從輸出反饋到輸入的控制門(mén)等。GAL20V8 器件最多支持 20 個(gè)輸入引腳、8 個(gè)輸出引腳，支持組合邏輯和時(shí)序邏輯兩種運(yùn)行方式，輸出有三態(tài)、極性可控，支持內(nèi)部信息加密保護(hù)。 在教學(xué)計(jì)算機(jī)中，用于實(shí)現(xiàn)那些邏輯內(nèi)容經(jīng)常需要變化的組合邏輯的功能，或者經(jīng)常需要變化的時(shí)序邏輯的功能，或者在不同需求環(huán)境下，需要在組合邏輯和時(shí)序邏輯之間進(jìn)行切換的線路部分，特別適用于實(shí)現(xiàn)由“與-或”兩級(jí)邏輯完成的線路功能。在實(shí)驗(yàn)指導(dǎo)書(shū)

47、中對(duì)該器件使用方法有更多說(shuō)明。 對(duì)適應(yīng)變換設(shè)計(jì)、減少器件類(lèi)型和數(shù)量等方面作用明顯。,與 陣 列,,12個(gè)輸入引腳,,64個(gè)與項(xiàng),8 個(gè)輸出邏輯宏單元，每個(gè)宏最多由8個(gè)或項(xiàng)支持(項(xiàng)陣列) 并對(duì)應(yīng)一個(gè)輸出引腳。還有 4 個(gè)多路選擇器，一個(gè)觸發(fā)器，一些門(mén)等線路，用于1、輸出邏輯控制（組合邏輯 ？時(shí)序邏輯） 2、輸出允許控制（正常電平 ？高阻態(tài)）3、反饋源選擇控制，（反饋是指是否把輸出送到與陣列，若

48、有反饋，本位？鄰位）4、輸出極性選擇控制（輸出高電平有效 ？低電平有效）,,8 個(gè)輸出引腳,,引腳1，CLK/I0,,引腳13，OE/I11,引腳15,16,17,18,19,20,21,22,引腳2,3,4, 5, 6,7,8,9,10,11,,,,,,輸出三態(tài)門(mén),,,,,,A= ? A:=,,A.OE=,,A= ? /A:=,,,,用 GAL20V8 芯片實(shí)現(xiàn) 組合邏輯的三_八 譯碼器的功能,三_八

49、譯碼器的功能描述,C B A K Y0 Y1 … Y6 Y7X X X 0 1 1 1 10 0 0 1 0 1 1 10 0 1 1 1 0 1 10 1 0 1 1 1 1 10 1 1 1 1 1 1 11 0 0 1 1 1 1

50、 11 0 1 1 1 1 1 11 1 0 1 1 1 0 11 1 1 1 1 1 1 0,,,其中的K= G1*/G2A*/G2B,PLD20V8SHLRGenerate Am2901 Shift and Carry Signals 1 2 3 4 5 6 7 8

51、 9 10 11 12NC NC C B A G1 G2A G2B NC NC NC GRDNC NC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 NC Vcc/Y0 = G1*/G2A*/G2B * /C * /B * /A/Y1 = G1*/G2A*/G2B * /C * /B * A/Y2 = G1*/G2A*/

52、G2B * /C * B * /A/Y3 = G1*/G2A*/G2B * /C * B * A/Y4 = G1*/G2A*/G2B * C * /B * /A/Y5 = G1*/G2A*/G2B * C * /B * A/Y6 = G1*/G2A*/G2B * C * B * /A/Y7 = G1*/G2A*/G2B * C * B * ADESCRIPTION,采用輸出低電平有效方式書(shū)寫(xiě)邏輯表達(dá)式,

53、時(shí)序邏輯電路的例子 用 GAL20V8 芯片實(shí)現(xiàn) 8 位的寄存器功能,PLD20V8SimulateRegister SN74LS377 1 2 3 4 5 6 7 8 9 10 11 12CLK NC I0 I1 I2 I3 I4 I5 I6 I7 NC GRDOE

54、NC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 NC VccQ0 := I0Q1 := I1Q2 := I2Q3 := I3Q4 := I4Q5 := I5Q6 := I6 Q7 := I7 ；第 1 引腳用于送入時(shí)鐘（脈沖）信號(hào) DESCRIPTION ；第13引腳 OE 信號(hào)送入低電平，保證輸出信號(hào)有效,3

55、位選擇碼 狀 態(tài) 位 輸 入 說(shuō) 明 SST 編碼 Ｃ Ｚ Ｖ Ｓ ０ ０ ０ Ｃ Ｚ Ｖ Ｓ 四個(gè)標(biāo)志位的值保持不變 ０ ０ １ ＣY ZR OVR F15 接收ALU的標(biāo)志位輸出的值 ０ １ ０

56、內(nèi)部總線對(duì)應(yīng)的一位 恢復(fù)標(biāo)志位原來(lái)的現(xiàn)場(chǎng)值 ０ １ １ ０ Ｚ Ｖ Ｓ 置"0"C,另三個(gè)標(biāo)志位不變 １ ０ ０ １ Ｚ Ｖ Ｓ 置"1"C,另三個(gè)標(biāo)志位不變 １ ０ １ RAM0 Ｚ Ｖ Ｓ 右移操作,另三個(gè)標(biāo)志位不變 １

57、 １ ０ RAM15 Ｚ Ｖ Ｓ 左移操作,另三個(gè)標(biāo)志位不變 １ １ １ Ｑ0 Ｚ Ｖ S 聯(lián)合右移,另三個(gè)標(biāo)志位不變,,,,PLD20V8STR( FLAG GAL 20V8B) 2000.4.19Generate Program Status Word1 2 3

58、 4 5 6 7 8 9 10 11 12CLK SST2 SST1 SST0 IB15 IB14 IB13 IB12 Cy ZR OV GNDOE F15 NC C0 C Z V S Q0 RAM0

59、 RAM15 VccC := /SST2 * /SST1 * /SST0 * C Z := /SST2 * /SST1 * /SST0 * Z + /SST2 * /SST1 * SST0 * Cy + /SST2 * /SST1 * SST0 * ZR + /SST2 * SST1 * /SST0

60、* IB15 + /SST2 * SST1 * /SST0 * IB14 + SST2 * /SST1 * /SST0 + /SST2 * SST1 * SST0 * Z + SST2 * /SST1 * SST0 * RAM0 + SST2 *

61、 Z + SST2 * SST1 * /SST0 * RAM15 + SST2 * SST1 * SST0 * Q0 V:= …. s:= …. DESCRIPTION 13 引腳 OE 信號(hào)給低電平，使觸發(fā)器輸出有效,時(shí)序邏輯4個(gè)觸發(fā)器的接收輸入控制，從 8 個(gè)可能的輸入中選擇接收其一。,,PC ? 0,AR ?

62、PCPC?PC+1,IR?(AR),寄存器之間運(yùn)算與傳送,讀、寫(xiě)內(nèi)存AR?地址,,,,AR?地址,讀、寫(xiě)內(nèi)存 或 I/O 接口,讀、寫(xiě)內(nèi)存 PC?地址,,,,,,,,,A,B,C,D,/Reset,,,,B、C、D,1000,0000,0010,0011,0110,0100,0111,0101,②,①,B、D,③,④,⑤,時(shí)序狀態(tài)圖，用觸發(fā)器線路實(shí)現(xiàn),對(duì)上圖 中的每個(gè)符號(hào)及其含義進(jìn)行必要說(shuō)明。 圖中的每一個(gè)方

63、框，代表指令的一個(gè)執(zhí)行步驟，即時(shí)序狀態(tài)中的一個(gè)狀態(tài)，方框內(nèi)部的文字，用于簡(jiǎn)要說(shuō)明在該狀態(tài)中計(jì)算機(jī)應(yīng)該完成的主要操作功能，暫不必理會(huì)其內(nèi)容。 每個(gè)方框左上角的 4 位數(shù)字，是 4個(gè)觸發(fā)器T3~T0電路的輸出信號(hào)的值，作為這個(gè)狀態(tài)的編碼，用來(lái)標(biāo)示不同的狀態(tài)。方框之間的帶箭頭的連線表示狀態(tài)的轉(zhuǎn)換次序和方向。 箭頭線旁邊有文字說(shuō)明的，表示從當(dāng)前狀態(tài)轉(zhuǎn)換為下一個(gè)狀態(tài)的條件，沒(méi)有文字說(shuō)明的，表示無(wú)條件地從當(dāng)前狀態(tài)轉(zhuǎn)換

64、為下一個(gè)狀態(tài)。例如，當(dāng)有/RESET信號(hào)時(shí)，將使系統(tǒng)進(jìn)到用1000標(biāo)示的狀態(tài)，下一步將無(wú)條件地進(jìn)到用0000標(biāo)示的狀態(tài)，再下一步將無(wú)條件地進(jìn)到用0010標(biāo)示的狀態(tài)。在當(dāng)前狀態(tài)為0010時(shí)，將依據(jù)外部條件信號(hào)是A還是B、C、D分別進(jìn)入用0011和0110標(biāo)示的不同狀態(tài)，如此等等。這里總計(jì)有9個(gè)不同的狀態(tài)，按照給出的條件在這些狀態(tài)之間進(jìn)行轉(zhuǎn)換。,用什么樣的線路可以實(shí)現(xiàn)這些狀態(tài)之間的轉(zhuǎn)換呢？,在上述狀態(tài)轉(zhuǎn)換圖中， T3 在只在最左上角的狀態(tài)中

65、取值為 1，在其他狀態(tài)中都為0，故其表達(dá)式為：T3：= /RESET； T2 在4個(gè)狀態(tài)（0110、0100、0111、0101）中取值為 1，分別是在外部信號(hào)為B、C、D（即/A）時(shí)從狀態(tài)0010變換過(guò)來(lái)，在外部信號(hào)為 B、D時(shí)從狀態(tài)0110變換過(guò)來(lái)，在外部信號(hào)為 C 時(shí)從狀態(tài)0110變換過(guò)來(lái)，無(wú)條件地從狀態(tài)0111變換過(guò)來(lái)，表達(dá)式為： T2 := RESET * /T3 * /T2* T1 * /T0

66、* /A + RESET * /T3 * T2* T1 * /T0 * B + RESET * /T3 * T2* T1 * /T0 * D 化簡(jiǎn)為： + RESET * /T3 * T2* T1 * /T0 * C RESET * /T3 * T2* T1 * /T0 +

67、 RESET * /T3 * T2*/T1 * /T0 * D + RESET * /T3 * T2* T1 * T0,:= 為時(shí)序邏輯賦值符，賦值符左面的為觸發(fā)器下一狀態(tài)，賦值符右側(cè)的 為觸發(fā)器當(dāng)前狀態(tài)。賦值符兩側(cè)的同一個(gè)Ｔi 在時(shí)間上是不同的。,,②,③,④,⑤,①,,,,,,,7. 復(fù)雜的可編程邏輯器件CPLD：MACH器件,MACH (macro array CMOS high-densi

68、ty) 是一種復(fù)雜的、電可擦出的、現(xiàn)場(chǎng)可編程邏輯器件 CPLD。 它的內(nèi)部結(jié)構(gòu)由多個(gè) PAL 塊和一個(gè)中央開(kāi)關(guān)矩陣互連而成。每個(gè) PAL 塊內(nèi)又含多個(gè)宏單元（輸出宏單元和隱埋宏單元），中央開(kāi)關(guān)矩陣為 多個(gè)PAL 塊的信號(hào)輸入和塊間通信提供通路。在實(shí)驗(yàn)指導(dǎo)書(shū)中對(duì)該器件結(jié)構(gòu)有更詳細(xì)地介紹。 與 GAL20V8 芯片相比，MACH有更多的輸入輸出引腳和更多的宏單元，支持的邏輯功能更加強(qiáng)大，使用更加方便，還支持在