數(shù)字電路分頻

1、以下考慮的分頻都是占空比為以下考慮的分頻都是占空比為50%的。要是不要求占空比為的。要是不要求占空比為50%將更加簡單一些。使用的將更加簡單一些。使用的器件只有異或門和器件只有異或門和D觸發(fā)器，而且沒有使用觸發(fā)器的置位和清零，更加沒有使用鎖相環(huán)，觸發(fā)器，而且沒有使用觸發(fā)器的置位和清零，更加沒有使用鎖相環(huán)，電路反正是不難，相信熟悉數(shù)電的同學(xué)都能理解，也許實(shí)際信號(hào)可能會(huì)存在毛刺，但是用電路反正是不難，相信熟悉數(shù)電的同學(xué)都能理解，也許實(shí)際信號(hào)

2、可能會(huì)存在毛刺，但是用VERILOGHDL編寫，在編寫，在FPGA上實(shí)現(xiàn)，運(yùn)行效果良好上實(shí)現(xiàn)，運(yùn)行效果良好(考研的同學(xué)考數(shù)電，問我怎么奇數(shù)分頻，然后自己總結(jié)了些方法，要是使用其他門電路，考研的同學(xué)考數(shù)電，問我怎么奇數(shù)分頻，然后自己總結(jié)了些方法，要是使用其他門電路，不要求占空比，電路會(huì)簡單很多不要求占空比，電路會(huì)簡單很多)（獻(xiàn)給武漢工程大學(xué)（獻(xiàn)給武漢工程大學(xué)10電子信息工程電子信息工程02班考數(shù)電的同學(xué)班考數(shù)電的同學(xué))2、4、8、16~~

3、~~2N分頻，直接使用分頻，直接使用N個(gè)D觸發(fā)器級(jí)聯(lián)實(shí)現(xiàn)：觸發(fā)器級(jí)聯(lián)實(shí)現(xiàn)：原理：將D觸發(fā)器的Q接到D，那么每來一次上升沿輸出端反轉(zhuǎn)一次，從而實(shí)現(xiàn)2分頻1、3、7、15~~~~2N1分頻，直接使用分頻，直接使用N個(gè)D觸發(fā)器和一個(gè)異或門實(shí)現(xiàn)：觸發(fā)器和一個(gè)異或門實(shí)現(xiàn)：原理：亦采用了D觸發(fā)器的二分頻原理，只是當(dāng)最高位為0時(shí)，時(shí)鐘上升沿觸發(fā)信號(hào)，當(dāng)最高位為1，采用的時(shí)鐘下降沿觸發(fā)，那么當(dāng)最中間的上升沿來了后最高位為1，那么緊接著的下降沿也會(huì)觸發(fā)信

4、號(hào)，從而可以減少一個(gè)脈沖，使得實(shí)現(xiàn)2N1次分頻（對電路的不同連接改變的是波形的相位）3分頻：使用三個(gè)D觸發(fā)器（當(dāng)然也可以使用3分頻后再二分頻，只是多個(gè)異或門）三個(gè)觸發(fā)器的輸出端Q0Q1Q2在每個(gè)上升沿后的波形：Q0Q1Q2Q20001100111011110011000100001可見總共六個(gè)狀態(tài)，以Q作為輸出可以滿足六分頻要求，而且占空比為50%任意奇數(shù)（任意奇數(shù)（2N1）分頻可以使用采用）分頻可以使用采用N個(gè)D觸發(fā)器和一個(gè)異或門：觸