專用集成電路與系統(tǒng)設(shè)計

1、專用集成電路與系統(tǒng)設(shè)計,《專用集成電路與系統(tǒng)設(shè)》參考資料,1）Jan M. Rabaey，Anantha Chandrakasan, Borivoje Nikolic :《Digital Integrated Circuits, A Design Perspective 》, Second Edition,Prentice Hall ，中譯本：《數(shù)字集成電路，電路、系統(tǒng)與設(shè)計》，周潤德譯，電子工業(yè)出版社2）Sung-Mo Kang,

2、CMOS Digital Integrated Cireuits Analysis and Design,Third Edition,（美國）康松默，《CMOS數(shù)字集成電路》，王志功譯　電子工業(yè)出版社 2009年06月,第一章 緒論,第一節(jié)歷史的回顧：微電子科學(xué)技術(shù)與IC 的發(fā)展進程,? 1947年12月16日 第一個晶體管 Brattain 與Bardeen Bel

3、l實驗室? 1950年4月 實用結(jié)型晶體管 Shockley, Morgan, Sparks 和Teal? 1958年8月 第一個集成電路 Kilby TI公司? 1959年1月 實用平面工藝IC Noyce

4、 仙童公司? 1960年 第一個MOS晶體管 Atalla, Kahng Bell實驗室? 1965年 集成度增長定律 Gordon Moore 仙童公司? 1968年 1T- DRAM 專利 R.Den

5、nard U.S.P3387286? 1971年7月 第一個微處理器 4 bit Intel公司? ……,? 里程碑,? 集成電路規(guī)模定義,現(xiàn)在微電子集成電路已進入吉規(guī)模時代?。。?存儲器集成復(fù)雜度的發(fā)展趨勢,Digital Ink,新型顯示方法,Microvision, Inc.,IEEE

6、 Spectrum, Nov 2004, p. 33Laser Focus World, 40, 12, 71-74, 2004,? 激光束通過MEMS 直接在眼球 視網(wǎng)膜上掃描，產(chǎn)生彩色圖像。? 應(yīng)用：可現(xiàn)場指導(dǎo)操作 – 已有： “Nomad Expert Technician System” – 外科醫(yī)生手術(shù)? 特點 – 最短路徑 – 耗電極低 – 保密性強?

7、涉及多個學(xué)科領(lǐng)域,18nm FinFET,FinFET（1999年發(fā)布 ）稱為鰭（qi）式場效晶體管（FinField-effecttransistor；FinFET）是一種新的互補式金氧半導(dǎo)體（CMOS）晶體管，閘長已可小于25奈米，未來預(yù)期可以進一步縮小至9奈米，約是人類頭發(fā)寬度的1萬分之1。由于此一半導(dǎo)體技術(shù)上的突破，未來芯片設(shè)計人員可望能夠?qū)⒊売嬎銠C設(shè)計成只有指甲般大小。 FinFET源自于目前傳統(tǒng)標(biāo)準(zhǔn)的晶體管—場效晶體管 （

8、Field-effecttransistor；FET）的一項創(chuàng)新設(shè)計。在傳統(tǒng)晶體管結(jié)構(gòu)中，控制電流通過的閘門，只能在閘門的一側(cè)控制電路的接通與斷開，屬于平面的架構(gòu)。在FinFET的架構(gòu)中，閘門成類似魚鰭的叉狀3D架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開。這種設(shè)計可以大幅改善電路控制并減少漏電流（leakage），也可以大幅縮短晶體管的閘長 。,另外一種是基于SOI的超薄絕緣層上硅體技術(shù) （UTB-SOIUT，2000年發(fā)布，F(xiàn)DSOI晶

9、體管技術(shù)）。法國Soitec公司推出300mm UTB-SOI的晶圓樣品，這些晶圓的頂層硅膜原始厚度只有12nm，然后再經(jīng)處理去掉頂部的7nm厚度硅膜，最后便可得到5nm厚度的硅膜。這便為UTB-SOI技術(shù)的實用化鋪平了道路。,對下一代半導(dǎo)體芯片產(chǎn)品而言，22/20nm節(jié)點之后的下一代，F(xiàn)inFET和UTB-SOI均會有自己的用武之地。,網(wǎng)絡(luò)時代的器件－超越體硅的發(fā)展,第二節(jié)摩爾定律（Moore’s Law）,1965年，Intel公司

10、的Gordon Moore 注意到單塊芯片上的晶體管數(shù)目每18至24個月（1.5年至2年）翻一倍。他在美國《Electronics》雜志35周年紀(jì)念文章中預(yù)言：“芯片元件數(shù)每18個月增倍，而元件成本減半”,Electronics, 1965年4月19日.,如果汽車工業(yè)具有與集成電路相同的開發(fā)周期，那今天的勞斯萊斯只值100美元，而且每加侖汽油可以跑100萬英里？？？,Moore 定律,? IC能力隨時間按指數(shù)規(guī)律增長 –

11、特征尺寸與集成度 – 性能與功能 – 芯片尺寸與面積 – 成本,? 代的定義為4倍能力， 2年/代 至 3年/代。來自于： – 特征尺寸：0.7x，意味集成度2x。 – 速度：2x – 芯片尺寸：1.5x，意味芯片面積2x – 成本：單位功能成本0.7x/年,微處理器晶體管數(shù)的增長趨勢（微處理器的發(fā)展符合摩爾定律）,INTEL微處理器,每1.96年翻一倍!,晶體管數(shù),最先進微處理

12、器的晶體管數(shù)目每 2 年翻一倍,微處理器工作頻率的增長趨勢,最先進微處理器芯片的工作頻率每2 年翻一倍,微處理器單個芯片（die）尺寸的增長趨勢,微處理器單個芯片尺寸每年增長~7% 每10年增長~2X,Intel 微處理器30年來的發(fā)展歷史,每晶體管成本,Wafer（圓片）直徑不斷加大1994年開始：8英寸（200mm） 2001年開始：12英寸（300mm）,國際半導(dǎo)體技術(shù)發(fā)展規(guī)劃（ITRS）（International Tech

13、nology Roadmap for Semiconductors）,美國全國半導(dǎo)體技術(shù)發(fā)展規(guī)劃（1994）NTRS（National Technology Roadmap for Semiconductor）,美國半導(dǎo)體行業(yè)協(xié)會（SIA）在美國政府的大力支持下，為促進微電子技術(shù)的發(fā)展，協(xié)調(diào)各方面科研、生產(chǎn)工作，從94 年開始，每隔兩年制定或修改一次半導(dǎo)體技術(shù)發(fā)展規(guī)劃（開始稱為美國半導(dǎo)體技術(shù)發(fā)展規(guī)劃）。,國際半導(dǎo)體技術(shù)發(fā)展規(guī)劃,ITR

14、S（International Technology Roadmap for Semiconductor）,1997年，由于日本、歐洲、南韓和中國臺灣的參加，改稱為國際半導(dǎo)體技術(shù)發(fā)展規(guī)劃。,規(guī)劃的跨度為15 年，以Moore 定律為依據(jù)。,ITRS 自1997年以來歐、日、韓、臺灣及美國研究人員合作下的7個版本,2004,,,,,,,,ITRS 2006－2008,,,,自20世紀(jì)70年代以來，集成電路一直遵循摩爾定律： 每

15、兩年集成度增加2 倍 成本降低一半今后集成電路的技術(shù)進步，是否仍將繼續(xù)遵循摩爾定律？硅是否仍然是制造集成電路的主要材料？世界集成電路還有多長時間的高速增長期？,第三節(jié)深亞微米（DSM）技術(shù)對集成電路設(shè)計的挑戰(zhàn),產(chǎn)品復(fù)雜度不斷增加給設(shè)計帶來許多要解決的宏觀問題,不斷增長的市場需求對半導(dǎo)體產(chǎn)品的功能和性能提出更高要求,手機,手機銷售額,1996 1997 1998 1999 2000單位：個 48M 86M 162

16、M 260M 435M,,(資料來源： Texas Instruments),人類總是在不斷地挑戰(zhàn)極限,,,,,,,,,,,,,芯片復(fù)雜度的增長速度超過了設(shè)計能力的增長速度,設(shè)計能力的發(fā)展趨勢,深亞微米/超深亞微米的設(shè)計成本越來越高,挑戰(zhàn)集成電路設(shè)計的原因,（1）功耗和功率密度不斷增長,最先進微處理器的功耗持續(xù)增長,資料來源： Intel,功率的傳送和功耗將成為集成電路發(fā)展的主要障礙,資料來源： Intel,微處理器功率密度的增長趨勢,

17、過高的功率密度使pn 結(jié)不能保持在較低的溫度下,芯片上的功率密度分布不均勻?qū)е聹囟确植疾痪鶆?處理器溫度分布不均勻：出現(xiàn)Hot Spots,處理器溫度場,AGUs: performance and peak-current limitersHigh activity ? thermal hotspotGoal: high-performance energy-efficient design,設(shè)計要求：達到“ 性能－能量” 高效率

18、,高效的散熱封裝,亞閾值漏電功耗將超過動態(tài)功耗,亞閾值漏電功耗將有可能使摩爾定律不再成立！,降低集成電路功耗成為新的設(shè)計重點,傳統(tǒng)的2D 的設(shè)計方法向包括功耗優(yōu)化的3D 的設(shè)計方法轉(zhuǎn)變,（2）互連的設(shè)計和分析日趨復(fù)雜,互連延時,互連能耗,（3）IR 壓降和L(di/dt) 噪聲的影響日趨嚴(yán)重,在低電源電壓下，IR 壓降和L(di/dt) 噪聲將成為對集成電路設(shè)計的又一挑戰(zhàn)！,（4）工藝偏差嚴(yán)重挑戰(zhàn)設(shè)計的確定性,芯片之間閾值電壓的偏差,閾

19、值偏差引起頻率分散,頻率與漏電的分布,今后幾十年摩爾定律將遇到前所未有的嚴(yán)重挑戰(zhàn)（計算密度、工作功耗密度、漏電功耗密度大幅度增長、芯片溫升與冷卻日益嚴(yán)重）,設(shè)計抽象層次,數(shù)字集成電路設(shè)計方法的演變 –手工制作􀃆設(shè)計自動化 基于單元庫和IP核、自上而下的層次化設(shè)計 設(shè)計抽象是關(guān)鍵􀃆“黑盒子”或“模型” >>參數(shù)簡化

20、，但足以精確到滿足上一層設(shè)計需要 “分而治之”方法􀃆降低處理復(fù)雜度 >>不直接面臨眾多晶體管，而是一組復(fù)用的單元 –加法器例子： 預(yù)設(shè)計好􀃆模型􀃆用于上層設(shè)計 >>模型參數(shù)可精確刻畫行為,設(shè)計關(guān)注問題,系統(tǒng)結(jié)構(gòu)級 –算法：C++、matl

21、ab模塊級 –RTL（VHDL/Verilog HDL語言）門級（邏輯） –邏輯綜合/時序/功耗分析晶體管級（電路） –模擬電路分析器件級（版圖） –布局布線/驗證/后仿真,設(shè)計關(guān)注問題,自上而下的層次化設(shè)計流程,RTL（VHDL/Verilog HDL語言）： Modelsim—Mentor Graphics⣷

22、07; VCS —Synopsys􀂃 NC-Verilog VerilogXL—Cadence邏輯綜合/自動布局布線 DesignCompiler—Synopsys􀂃 Astro—Synopsys􀂃 SiliconEncounter—Cadence晶體管電路仿真􀂃

23、 Hspice/Starsim—Synopsys􀂃 Spectra —Cadence􀂃 Eldo—Mentor后端設(shè)計/驗證􀂃 Icfb/Dracula —Cadence􀂃 Calibre—Mentor,EDA 設(shè)計工具,模擬設(shè)計自動化？ –有效模型困難 參數(shù)眾

24、多 –工藝依賴性 連續(xù)信號 –單元電路結(jié)構(gòu)各異 單元庫數(shù)目龐大，復(fù)用效率低,設(shè)計關(guān)注問題,設(shè)計自動化引出的問題􀂃 數(shù)字設(shè)計人員了解數(shù)字集成電路設(shè)計是否必要？􀂃 門和模塊是否是最小的設(shè)計實體 –亦即寄生和晶體管不再要考慮？答案􀂃 有必要了解電路設(shè)計、需考慮寄生和晶體管細(xì)節(jié)理由И

25、707; 在設(shè)計單元/模塊庫時需要 –建立精確的單元/模塊模型 深入了解器件內(nèi)部物理特性,設(shè)計關(guān)注,工藝換代迅速，需重更新單元庫的設(shè)計 –單元庫無法簡明直接隨工藝轉(zhuǎn)換設(shè)計高性能微處理器時 –全定制􀃆基于單元庫的自動化設(shè)計 高速寄存器文件工藝先導(dǎo)的電路性能需

26、人工干預(yù) –大容量存貯器，DRAM/Flash/…,設(shè)計關(guān)注,理由：,SoC規(guī)模、速度、功耗日增 –互聯(lián)線寄生引入延時、面積和功耗不可忽略，需人工干預(yù) –工藝按比例縮小時，顯露出的全局布線問題 –同步時鐘的偏離和電源網(wǎng)絡(luò)的壓降分布等 –隨電路規(guī)模不斷增加而帶來的功耗問題 –需了解電路結(jié)構(gòu)的細(xì)節(jié)才能優(yōu)化 –互聯(lián)、器件寄生制造好的電路若偏離仿真，需

27、了解原因時需要道理知識 –工藝偏離？封裝電感？時鐘不理想？,設(shè)計關(guān)注,理由,單元庫/宏單元有效模型的構(gòu)造 –工藝遷移1代/2年􀂃 尖端工藝對高性能設(shè)計的挑戰(zhàn) –低電壓電源分布網(wǎng)絡(luò) 苛刻噪聲容限/速度 –高頻時鐘互連網(wǎng)絡(luò) 偏斜/互擾/EMI/低功耗 –可靠性