專用集成電路設(shè)計(jì)第一章

1、課件,1,專用集成電路設(shè)計(jì)在通信領(lǐng)域的應(yīng)用,FPGA芯片的一些具體應(yīng)用，如：用于實(shí)現(xiàn)語音合成，糾錯(cuò)編碼，基帶調(diào)制解調(diào)，以及系統(tǒng)控制等功能。 調(diào)制解調(diào)器，由于需要大量的復(fù)雜數(shù)學(xué)運(yùn)算，并且對(duì)調(diào)制解調(diào)器的大小、重量、功耗特別關(guān)注，這就對(duì)FPGA的要求就更高，調(diào)制解調(diào)器的速度隨FPGA的速度的提高而不斷提高。FPGA在通信領(lǐng)域的應(yīng)用，大大改善了現(xiàn)代通信系統(tǒng)的性能，也極大地推動(dòng)了SOC的發(fā)展。相關(guān)教材及研討會(huì),課件,2,課程介紹,專用集成電

2、路設(shè)計(jì) 專用集成電路技術(shù)是在集成電路發(fā)展的基礎(chǔ)上，結(jié)合電路和系統(tǒng)的設(shè)計(jì)方法，利用計(jì)算機(jī)輔助技術(shù)和設(shè)計(jì)工具，發(fā)展而來的一種把實(shí)用電路或電路系統(tǒng)集成化的設(shè)計(jì)方法。  定義：將某種特定應(yīng)用電路或電路系統(tǒng)用集成電路的設(shè)計(jì)方法制造到一片半導(dǎo)體芯片上的技術(shù)稱為ASIC技術(shù)。 特點(diǎn)：體積小，成本低，性能優(yōu)，可靠性高，保密性強(qiáng)，產(chǎn)品綜合性能和競爭力好。,課件,3,課程介紹,學(xué)時(shí)32：理論、實(shí)驗(yàn)考核教材：張丕

3、狀編著，《基于VHDL的CPLD/FPGA開發(fā)與應(yīng)用》，國防工業(yè)出版參考書： 【美】Micheal john sebastian smith 著；虞惠華譯，《專用集成電路》，電子工業(yè)出版社,課件,4,本課程的主要講授內(nèi)容,第1章 概述第2章 可編程邏輯器件第3章 硬件描述語言VHDL的基本框架介紹第4章 VHDL典型語句第5章 常用數(shù)字邏輯電路單元與VHDL描述方法第6章 可編程器件的開發(fā)環(huán)境（實(shí)驗(yàn)）

4、第7章 SOPC設(shè)計(jì)入門（發(fā)展動(dòng)態(tài) 了解）第8章 數(shù)據(jù)采集中控制器設(shè)計(jì)（綜合應(yīng)用與提高）,課件,5,第一章 概述,1.1 EDA技術(shù)的發(fā)展概況1.2 EDA技術(shù)的基本內(nèi)容1.3 可編程邏輯器件1.4 軟件開發(fā)工具1.5 硬件描述語言概述1.6 基于VHDL的CPLD/FPGA的設(shè)計(jì)流程1.7 IP 核,課件,6,1.1 EDA技術(shù)的發(fā)展概況,利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，特點(diǎn)：用軟件的方式設(shè)計(jì)硬件；用軟件方式設(shè)

5、計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；設(shè)計(jì)過程中可以用軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場編程，在線升級(jí)；整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。,課件,7,1.1 EDA技術(shù)的發(fā)展概況,1. 計(jì)算機(jī)輔助設(shè)計(jì)(CAD)階段 2. 計(jì)算機(jī)輔助工程設(shè)計(jì)(CAED)階段 3. 電子系統(tǒng)設(shè)計(jì)自動(dòng)化(EDA)階段 （1）高層綜合的理論與方法取得了較大的進(jìn)展，改變了電路系統(tǒng)傳統(tǒng)的設(shè)計(jì)方式；

6、 （2）采用硬件描述語言輕松描述10萬門以上的設(shè)計(jì)； （3）可測(cè)試綜合設(shè)計(jì)，提供了仿真功能，縮短了電路設(shè)計(jì)時(shí)間； （4）嵌入IP 核技術(shù)，降低了對(duì)設(shè)計(jì)工程師的專業(yè)知識(shí)的要求； （5）提供了并行設(shè)計(jì)工程框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境；,,課件,8,傳統(tǒng)硬件設(shè)計(jì)方法：自下而上,從選擇具體元器件開始，并用這些元器件進(jìn)行邏輯電路設(shè)計(jì)，從而完成系統(tǒng)的硬件設(shè)計(jì)，然后再將各功能模塊連接起來，完成整個(gè)系統(tǒng)的硬件

7、設(shè)計(jì)采用通用邏輯元器件：74系列和CMOS4000系列在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行調(diào)試和仿真：只有在部分或全部硬件電路連接完畢，才可以進(jìn)行電路調(diào)試，一旦考慮不周到，系統(tǒng)設(shè)計(jì)存在較大缺陷，則要重新設(shè)計(jì)，使設(shè)計(jì)周期延長。,課件,9,1.2 EDA技術(shù)的基本內(nèi)容,從EDA技術(shù)的應(yīng)用范圍而言，EDA技術(shù)包括電子電路設(shè)計(jì)的各個(gè)領(lǐng)域。從低頻電路到高頻電路，從線性電路到非線性電路，從模擬電路到數(shù)字電路，從分立電路到集成電路的全部設(shè)計(jì)過程，涉及電子工程

8、師進(jìn)行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品的全過程中期望由計(jì)算機(jī)提供的各種輔助設(shè)計(jì)工作。 利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)主要有四個(gè)方面：PCB（印刷電路板）、全定制或半定制ASIC、FPGA/CPLD開發(fā)與應(yīng)用及混合電路設(shè)計(jì)。 本書從三個(gè)方面的內(nèi)容了解FPGA/CPLD的開發(fā)與應(yīng)用： ① 可編程邏輯器件；（載體）

9、 ② 軟件開發(fā)工具；(智能化的自動(dòng)化設(shè)計(jì)工具) ③ 硬件描述語言。（表達(dá)手段）,,課件,10,全定制設(shè)計(jì) 全定制ASIC是利用集成電路的最基本設(shè)計(jì)方法（不使用現(xiàn)有庫單元），對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法。 全定制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗，得到最好的電特性。該方法尤其適宜于模

10、擬電路，數(shù)?；旌想娐芬约皩?duì)速度、功耗、管芯面積、其它器件特性（如線性度、對(duì)稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現(xiàn)成元件庫的場合。 特點(diǎn)：精工細(xì)作，設(shè)計(jì)要求高、周期長，設(shè)計(jì)成本昂貴。 由于單元庫和功能模塊電路越加成熟，全定制設(shè)計(jì)的方法漸漸被半定制方法所取代。在現(xiàn)在的IC設(shè)計(jì)中，整個(gè)電路均采用全定制設(shè)計(jì)的現(xiàn)象越來越少。,課件,11,半定制設(shè)計(jì) 半定制設(shè)計(jì)方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法和基于

11、門陣列的設(shè)計(jì)方法。 基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如與門，或門，多路開關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC。 基于門陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設(shè)計(jì)。 半定制主要適合于開發(fā)周期短，低開發(fā)成本、投資、風(fēng)險(xiǎn)小的小批量數(shù)字電路設(shè)計(jì)。,,課件,12,1.3 可編程

12、邏輯器件,可編程邏輯器件PLD是ASIC的一個(gè)重要分支，是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶可通過對(duì)器件編程實(shí)現(xiàn)所需要的邏輯功能。優(yōu)點(diǎn) ：成本低、使用靈活、設(shè)計(jì)周期短、可靠性高、風(fēng)險(xiǎn)小。 PLD分為簡單低密度PLD和復(fù)雜高密度PLD。 應(yīng)用最廣泛的PLD主要是現(xiàn)場可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD。CPLD：可編程邏輯宏單元、可編程I/O單元、可編程內(nèi)部連線FPGA

13、：可編程邏輯塊、可編程I/O模塊、可編程內(nèi)部連線SOPC: 半導(dǎo)體產(chǎn)業(yè)的未來,課件,13,1.4 軟件開發(fā)工具,1. 由Altera公司開發(fā)的EDA集成開發(fā)工具，現(xiàn)已經(jīng)歷了四代產(chǎn)品。分別為A+Plus、MAX+Plus、MAX+PlusⅡ、QuartusⅡ。 2. Lattice公司推出的EDA集成開發(fā)工具主要有ispSynario、ispExpert、ispDesign EXPERT 和ispLEVER。 3. X

14、inlinx公司推出的EDA集成開發(fā)工具主要有Foundation和ISE。,課件,14,1.5 硬件描述語言概述（1）,常用的硬件描述語言主要有VHDL、Verilog HDL、ABEL-HDL和AHDL等。 1. VHDL語言 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。是在一般的計(jì)算機(jī)高級(jí)語言的基礎(chǔ)上，加上一些具有硬件特征的語句。 VHDL程序結(jié)構(gòu)的特點(diǎn)：它將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體分成外部

15、（或稱可視部分及端口）和內(nèi)部（或稱不可視部分）。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)設(shè)計(jì)實(shí)體。 特點(diǎn)：具有較強(qiáng)的行為描述能力，設(shè)計(jì)效率高,課件,15,1.5 硬件描述語言概述（2）,2. Verilog HDL Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快地學(xué)習(xí)和掌握。支持Ｖerilog HDL的EDA工

16、具較多，適合于寄存器傳輸級(jí)（RTL）和門電路級(jí)的描述，其綜合過程比VHDL簡單，但在高級(jí)行為描述方面不如VHDL。 在模數(shù)混合設(shè)計(jì)中得到廣泛應(yīng)用，特別是在亞微米和深亞微米專用集成電路及高密度FPGA中， Verilog HDL的發(fā)展前景更廣闊。,課件,16,1.5 硬件描述語言概述（3）,3. ABEL-HDL 廣泛應(yīng)用于各種可編程器件的邏輯功能設(shè)計(jì)， Lattice公司的EDA集成開發(fā)工具支持該語

17、言。4. AHDL 模塊化硬件描述語言，是根據(jù)Altera公司的MAX和FLEX系列器件的特點(diǎn)專門設(shè)計(jì)的。,在眾多硬件描述語言中，VHDL和Verilog HDL作為IEEE的工業(yè)標(biāo)準(zhǔn)語言，得到了許多EDA公司的支持，在電子工業(yè)領(lǐng)域中，已成為通用硬件描述語言，將承擔(dān)全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。,課件,17,1.6 基于EDA軟件的CPLD/FPGA設(shè)計(jì)流程,圖1-1 基于EDA的CPLD/FPGA設(shè)計(jì)流程,課件,18,

18、1.6 基于EDA軟件的CPLD/FPGA設(shè)計(jì)流程,1. 設(shè)計(jì)輸入 設(shè)計(jì)輸入是指利用EDA工具中的文本編輯器或圖形編輯器等對(duì)系統(tǒng)的邏輯功能進(jìn)行描述，以文本方式或圖形方式表達(dá)出來，進(jìn)行編輯和編譯，變成HDL文件格式。常用的設(shè)計(jì)輸入方式有以下四種方式： (1) 原理圖輸入方式 (2) 文本輸入方式（VHDL） (3) 波形輸入方式

19、 (4) 狀態(tài)圖輸入方式,課件,19,1.6 基于EDA軟件的CPLD/FPGA設(shè)計(jì)流程,2. 編譯 編譯包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、裝配文件（仿真文件與編程配置文件）生成以及基于目標(biāo)器件的工程時(shí)序分析等。3. 仿真：功能仿真和時(shí)序仿真4. 下載及測(cè)試 把經(jīng)過仿真后的編程文件通過編程器將設(shè)計(jì)文件下載到實(shí)際芯片中，最后測(cè)試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。,課件,2

20、0,FPGA典型設(shè)計(jì)流程,課件,21,功能定義/器件選型,在FPGA設(shè)計(jì)項(xiàng)目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本、以及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。 一般都采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)分成若干個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接使用EDA元件庫為止。,課件,22,設(shè)計(jì)輸

21、入,設(shè)計(jì)輸入是將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給EDA工具的過程。常用的方法有硬件描述語言(HDL)和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫中調(diào)出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。更主要的缺點(diǎn)是可移植性差，當(dāng)芯片升級(jí)后，所有的原理圖都需要作一定的改動(dòng)。目前，在實(shí)際開發(fā)中應(yīng)用最

22、廣的就是HDL語言輸入法，利用文本描述設(shè)計(jì)，其主流語言是Verilog HDL和VHDL。其共同的突出特點(diǎn)：語言與芯片工藝無關(guān)，利于自頂向下設(shè)計(jì)，便于模塊的劃分與移植，可移植性好，具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率很高。 可以用HDL為主，原理圖為輔的混合設(shè)計(jì)方式，以發(fā)揮兩者的各自特色。,課件,23,功能仿真,功能仿真也稱為前仿真是在編譯之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延遲信息，僅對(duì)初步的功能進(jìn)行檢測(cè)。仿

23、真前，要先利用波形編輯器和HDL等建立波形文件和測(cè)試向量(即將所關(guān)心的輸入信號(hào)組合成序列)，仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察各個(gè)節(jié)點(diǎn)信號(hào)的變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。,課件,24,綜合優(yōu)化,所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。

24、綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。就目前的層次來看，綜合優(yōu)化(Synthesis)是指將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實(shí)的門級(jí)電路。真實(shí)具體的門級(jí)電路需要利用FPGA制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門級(jí)結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門級(jí)結(jié)構(gòu)網(wǎng)表，HDL程序的編寫必須符合特定綜合器所要求的風(fēng)格。由于門級(jí)

25、結(jié)構(gòu)、RTL級(jí)的HDL程序的綜合是很成熟的技術(shù)，所有的綜合器都可以支持到這一級(jí)別的綜合。常用的綜合工具有Synplicity公司的Synplify/Synplify Pro軟件以及各個(gè)FPGA廠家自己推出的綜合開發(fā)工具。(XST),課件,25,綜合后仿真,綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。目前的綜合工具較為成熟，對(duì)于一般的設(shè)計(jì)可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計(jì)意圖不符，則需要回溯到綜合后仿真來確認(rèn)問題之所在。

26、在功能仿真中介紹的軟件工具一般都支持綜合后仿真。,課件,26,實(shí)現(xiàn)與布局布線,布局布線可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件(如配置文件與相關(guān)報(bào)告)，實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，布局布線是其中最重要的過程。布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間

27、作出選擇。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個(gè)元件。目前，F(xiàn)PGA的結(jié)構(gòu)非常復(fù)雜，特別是在有時(shí)序約束條件時(shí)，需要利用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線。布線結(jié)束后，軟件工具會(huì)自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。由于只有FPGA芯片生產(chǎn)商對(duì)芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。,課件,27,時(shí)序仿真,時(shí)序仿真，也稱為后仿真，是指將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中來檢測(cè)有

28、無時(shí)序違規(guī)(即不滿足時(shí)序約束條件或器件固有的時(shí)序規(guī)則，如建立時(shí)間、保持時(shí)間等)現(xiàn)象。時(shí)序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實(shí)際工作情況。由于不同芯片的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)帶來不同的影響。因此在布局布線后，通過對(duì)系統(tǒng)和各個(gè)模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)系統(tǒng)性能，以及檢查和消除競爭冒險(xiǎn)是非常有必要的。在功能仿真中介紹的軟件工具一般都支持時(shí)序仿真。,課件,28,板級(jí)仿真與驗(yàn)證,板級(jí)仿真主要應(yīng)

29、用于高速電路設(shè)計(jì)中，對(duì)高速系統(tǒng)的信號(hào)完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗(yàn)證。,芯片編程與調(diào)試,課件,29,1.7 IP核,具有知識(shí)產(chǎn)權(quán)的功能模塊，稱之為IP模塊，也稱為IP核。分為三類： 1. 軟核（Soft IP Core）：與工藝無關(guān)的VHDL程序 IP軟核通常使用HDL文本形式提交給用戶。雖然它經(jīng)過RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息，具有很大的靈活性。