soc設(shè)計驗證技術(shù)發(fā)展綜述

1、SoCSoC設(shè)計驗證技術(shù)發(fā)展綜述設(shè)計驗證技術(shù)發(fā)展綜述[原創(chuàng)2010030919:24:42]字號：大中小2010年02月28日引言隨著工藝能力和設(shè)計能力的快速發(fā)展，為了滿足嵌入式系統(tǒng)市場對于成本、功能和功耗的要求，SoC(SystemonaChip)設(shè)計技術(shù)已經(jīng)成為一種發(fā)展趨勢。眾所周知，迄今為止在集成電路發(fā)展過程中，摩爾定律（單芯片上所能集成的晶體管數(shù)目每18個月翻一番）一直在起作用，因此SoC的規(guī)模和功能在不斷急劇膨脹，使得設(shè)計驗證

2、日益重要，向業(yè)界提出了巨大挑戰(zhàn)，已成為了整個SoC設(shè)計流程的瓶頸[1]。目前芯片一次投片成功率只有35左右，造成芯片重復投片的主要原因就是驗證不夠充分。SoC設(shè)計的驗證需要投入的資源已占整個設(shè)計資源的60~80。1999年當VSIA[1]舉行驗證專題會時，許多世界級驗證專家得出結(jié)論：驗證是件困難的事（hard）幾周后更把結(jié)論更正為“Verificationisnotharditisveryhard“?，F(xiàn)在愈來愈達成共識：單一的設(shè)計工具難

3、以解決驗證問題，而需要一系列復雜的工具和技術(shù)，來減少設(shè)計錯誤數(shù)，使之qvodqvod鄰家特工鄰家特工英文英文達到可接受的程度。SoC經(jīng)過6、7年的發(fā)展，有了廣闊的市場。SoC驗證研究領(lǐng)域在驗證技術(shù)、驗證方法學、測試碼提取、驗證描述語言、IP核重用驗證、驗證流程及驗證評估方面取得了長足進步。但總體而言驗證技術(shù)已經(jīng)落后于設(shè)計和制造能力，模擬和驗證工作成為整個SoC學科發(fā)展的制約瓶頸，給提高設(shè)計生產(chǎn)率造成了障礙。如何構(gòu)建一種更快更好的設(shè)計驗證

4、方法學是當前SoC業(yè)界所關(guān)注的問題。SoC驗證研究內(nèi)容SoC驗證工作比較繁雜。JanickBergeron給“驗證“下的定義是“證明一個設(shè)計的功能是否正確的過程“。SoC的驗證工作貫穿整個設(shè)計流程，從行為級HDL[2]設(shè)計，一直到芯片設(shè)計定案之前都需要做足夠多的驗證工作，當前驗證工作已經(jīng)占整個設(shè)計工作70左右。圖1是SoC“設(shè)計缺陷（BUG）“分布情況，其中功能缺陷超過60。可見SoC驗證工作重點應(yīng)在功能驗證上。SoC驗證研究內(nèi)容很多，

5、如：IP核模塊級驗證（BlockLevelVerification）、系統(tǒng)級驗證（SystemLevelVerification）、仿真驗證（Simulation）、軟硬件協(xié)同驗證(HardwareSoftwareCoverification)、等價性檢查（Equivalentchecking）、靜態(tài)時序分析和時序驗證（Statictiminganalysis&TimingVerification）、版圖驗證（Physicalverif

6、ication）等。隨著驗證技術(shù)的逐步發(fā)展，驗證方法由最初的直接測試向量生成（DirectedTestVectGeneration）到約束隨機測試(ConstraintedRomTest)再到覆蓋驅(qū)動驗證(CoveragedrivenVerification)一直到最新的基于斷言的驗證方法(AssertionbasedVerification)各種驗證方法在不斷創(chuàng)新發(fā)展。SoC驗證流程與技術(shù)3.1SoC驗證流程與計劃SoC的驗證工作始終

7、貫穿整個設(shè)計流程。從階段劃分上說，SoC驗證可以分為功能驗證、等價性驗證、靜態(tài)時序分析、動態(tài)時序分析和版圖驗證等幾個主要階段，如圖2所示。功能性能要求，并實現(xiàn)行為功能設(shè)計，然后映射到相應(yīng)的體系結(jié)構(gòu)上（設(shè)計輸入、硬IP核、軟IP核、軟硬件劃分、性能分析、總體優(yōu)化、性價比評估等反復疊代），最后進行系統(tǒng)級驗證，如圖4所示。在系統(tǒng)級驗證中，往往要構(gòu)建虛擬目標系統(tǒng)，如中科SoC芯片在實施驗證時，將其所有對外接口掛接許多虛擬IP核，同時編制了BIO

8、S[4]、RTOS[5]及應(yīng)用測試程序（包括驅(qū)動程序）。首先做功能驗證，驗證是否滿足要求；其次做軟硬件性能驗證；第三做系統(tǒng)級基準測試（自頂向下驗證策略），抽取特定功能，編制測試向量程序，定義對錯條件，覆蓋所有功能，形成基準測試程序（反復迭代），用于模擬仿真。3.2.3模擬仿真在復雜SoC設(shè)計開發(fā)中，模擬仿真占整個驗證工程師團隊工作量的40~70[1]，由于成本和市場壓力，尋找靈巧的仿真技術(shù)顯得十分迫切。功能仿真：主要關(guān)注模塊模塊（IP核

9、IP核）間互連驗證、系統(tǒng)總線協(xié)調(diào)性驗證和標準規(guī)范兼容性驗證等，由于復雜度高，可通過事件驅(qū)動和加速技術(shù)，如硬件加速器、模擬發(fā)生器和快速建模試驗等來加速和簡化仿真工作。基準測試包：首先搭建SoC整體架構(gòu)，然后將每一模塊（IP核）經(jīng)基準測試包掛接到系統(tǒng)總線上。這些基準測試包有利于缺陷的識別工作，但它們不是設(shè)計工作的一部分，而是為了驗證而引入的?；鶞蕼y試包測試向量來自于IP核供應(yīng)商、直接隨機產(chǎn)生、手工編制或由系統(tǒng)級測試捕獲。事件驅(qū)動仿真：使用比

10、較普遍，像NC_Verilog、VCS等均支持，但受芯片規(guī)模和性能限制。首先設(shè)計代碼被仿真工具所接受，其次編制基準測試向量（波形或RTL[6]），第三運行仿真，第四通過單步調(diào)試，錯誤定位、改正后可再次仿真。時鐘驅(qū)動仿真：在每一時鐘結(jié)束時計算電路穩(wěn)態(tài)響應(yīng)，不考慮時序方面的問題，時序需要靜態(tài)時序分析工具來驗證是否滿足要求。時鐘驅(qū)動仿真比事件驅(qū)動仿真速度要快10~100倍，適合大規(guī)模電路仿真?；趥鬏敺抡妫簜鬏敳僮魇侵競鬏斕摂M部件（TVM[7

11、]）和設(shè)計模塊間的數(shù)據(jù)或控制傳遞，簡單的如訪存讀操作，復雜的如結(jié)構(gòu)化數(shù)據(jù)包傳遞。首先獲取或編制TVM，其次確定測試內(nèi)容，第三步編譯和連接，第四步進行仿真，第五步作輸出分析，最后做功能覆蓋分析。3.2.4FPGA驗證隨著半導體制造技術(shù)不斷的前進和相應(yīng)的設(shè)計規(guī)模以及復雜度飛速的增長，使得傳統(tǒng)的軟件仿真工具已不可能完全解決功能驗證的問題。而且一些需要處理大量實時數(shù)據(jù)的應(yīng)用（如視頻）也越來越多，因此要求能夠在接近實時的條件下進行功能驗證[2]。

12、FPGA[8]驗證成為SoC設(shè)計流程中重要的一個環(huán)節(jié)一方面作為硬件驗證工具，可以將所設(shè)計的RTL級代碼綜合實現(xiàn)后寫入FPGA芯片進行調(diào)試檢錯；另一方面可以進行軟件部分的并行開發(fā)，在驗證板上檢測驅(qū)動程序、啟動操作系統(tǒng)。FPGA驗證的流程相當于一個FPGA設(shè)計的主要流程，它主要分為設(shè)計輸入、綜合、功能仿真（前仿真）、實現(xiàn)、時序仿真（后仿真）、配置下載、下載后板級調(diào)試檢錯這幾個步驟?？偟膩碚f，F(xiàn)PGA驗證是整個SoC設(shè)計中一個重要而且有效的驗