fpga quartus_ii_時鐘約束

1、FPGAQuartusII時鐘約束時鐘約束（時鐘約束（ClockSpecification）：）：約束所有時鐘（包括你的設(shè)計中特有的時鐘）對準(zhǔn)確的時序分析結(jié)果而言是必不可少的。QuartusIITimeQuestTimingAnalyzer為各種各樣的時鐘配置和典型時鐘提供許多SDC命令。這個章節(jié)將介紹SDC可用的應(yīng)用編程接口，以及描述指定的時鐘特性。時鐘（Clocks）使用create_clock命令為任何registerpt或pin

2、進行時鐘特性描述，使其具有獨一的時鐘特性。例6–2展示了create_clock命令：Example6–2.create_clockCommcreate_clockperiod[name][wavefm][add]Table6–6.create_clockCommOptions選項描述period指定時鐘周期[name]指定時鐘名稱（不一定是約束時鐘的節(jié)點名稱）[wavefm]指定時鐘上升沿下降沿[add]可以對一個時鐘節(jié)點進行多個時鐘

3、約束指定你要約束的時鐘（目標(biāo)節(jié)點）Example6–3約束時鐘頻率100MHz，占空比50%，0ns上升沿，5ns下降沿。Example6–3.100MHzClockCreation[phase][offset]Table6–7.create_generated_clockCommOptions選項描述name生成時鐘名source指定被設(shè)定的時鐘節(jié)點edges|edge_shiftedges指定和主時鐘的上升沿和下降沿有關(guān)的新的上升沿

4、和下降沿divide_by|multiply_bydivide_by和multiply_by要素是基于第一個時鐘上升沿，通過設(shè)定來延長或者縮短指定要素的波形duty_cycle指定生成時鐘的占空比add允許你對同一個管腳添加多個時鐘約束invertmaster_clock用于主管腳上有多個時鐘存在時指定一個主時鐘phase指定生成時鐘的相位offset指定生成時鐘的偏移指定被分配到的目標(biāo)管腳源延時是由于從主時鐘（不一定是主管腳）開始的時

5、鐘網(wǎng)絡(luò)延時所致。你可以使用set_clock_latency–source命令約束源延時。Figure6–17展示了如何產(chǎn)生一個基于10ns時鐘的反向生成時鐘：Figure6–17.GeneratinganInvertedClockcreate_clockperiod10[get_ptsclk]create_generated_clockdivide_by1invertsource[get_registersclk][get_regis