fpga quartus_ii_時(shí)鐘約束

1、FPGAQuartusII時(shí)鐘約束時(shí)鐘約束（時(shí)鐘約束（ClockSpecification）：）：約束所有時(shí)鐘（包括你的設(shè)計(jì)中特有的時(shí)鐘）對(duì)準(zhǔn)確的時(shí)序分析結(jié)果而言是必不可少的。QuartusIITimeQuestTimingAnalyzer為各種各樣的時(shí)鐘配置和典型時(shí)鐘提供許多SDC命令。這個(gè)章節(jié)將介紹SDC可用的應(yīng)用編程接口，以及描述指定的時(shí)鐘特性。時(shí)鐘（Clocks）使用create_clock命令為任何registerpt或pin

2、進(jìn)行時(shí)鐘特性描述，使其具有獨(dú)一的時(shí)鐘特性。例6–2展示了create_clock命令：Example6–2.create_clockCommcreate_clockperiod[name][wavefm][add]Table6–6.create_clockCommOptions選項(xiàng)描述period指定時(shí)鐘周期[name]指定時(shí)鐘名稱（不一定是約束時(shí)鐘的節(jié)點(diǎn)名稱）[wavefm]指定時(shí)鐘上升沿下降沿[add]可以對(duì)一個(gè)時(shí)鐘節(jié)點(diǎn)進(jìn)行多個(gè)時(shí)鐘

3、約束指定你要約束的時(shí)鐘（目標(biāo)節(jié)點(diǎn)）Example6–3約束時(shí)鐘頻率100MHz，占空比50%，0ns上升沿，5ns下降沿。Example6–3.100MHzClockCreation[phase][offset]Table6–7.create_generated_clockCommOptions選項(xiàng)描述name生成時(shí)鐘名source指定被設(shè)定的時(shí)鐘節(jié)點(diǎn)edges|edge_shiftedges指定和主時(shí)鐘的上升沿和下降沿有關(guān)的新的上升沿

4、和下降沿divide_by|multiply_bydivide_by和multiply_by要素是基于第一個(gè)時(shí)鐘上升沿，通過(guò)設(shè)定來(lái)延長(zhǎng)或者縮短指定要素的波形duty_cycle指定生成時(shí)鐘的占空比add允許你對(duì)同一個(gè)管腳添加多個(gè)時(shí)鐘約束invertmaster_clock用于主管腳上有多個(gè)時(shí)鐘存在時(shí)指定一個(gè)主時(shí)鐘phase指定生成時(shí)鐘的相位offset指定生成時(shí)鐘的偏移指定被分配到的目標(biāo)管腳源延時(shí)是由于從主時(shí)鐘（不一定是主管腳）開(kāi)始的時(shí)

5、鐘網(wǎng)絡(luò)延時(shí)所致。你可以使用set_clock_latency–source命令約束源延時(shí)。Figure6–17展示了如何產(chǎn)生一個(gè)基于10ns時(shí)鐘的反向生成時(shí)鐘：Figure6–17.GeneratinganInvertedClockcreate_clockperiod10[get_ptsclk]create_generated_clockdivide_by1invertsource[get_registersclk][get_regis