已閱讀1頁(yè),還剩5頁(yè)未讀, 繼續(xù)免費(fèi)閱讀
版權(quán)說(shuō)明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)
文檔簡(jiǎn)介
1、時(shí)序約束時(shí)序約束當(dāng)程序編譯出現(xiàn)時(shí)序問(wèn)題,并且影響具體功能實(shí)現(xiàn)時(shí)采取更強(qiáng)的時(shí)序約束,如下圖所示:具體解決方式是進(jìn)行時(shí)序約束,以調(diào)整時(shí)序。具體操作步驟如下:1.右擊TimeQuestTimingAnalyzer選擇open。依次進(jìn)行時(shí)鐘設(shè)置,Targets需要進(jìn)行選擇。設(shè)置完畢如下圖,點(diǎn)擊Run設(shè)置完畢。在次選擇TimeQuestTimingAnalyzer菜單欄下選擇constraints下的CreateGeneratedClock,對(duì)約
溫馨提示
- 1. 本站所有資源如無(wú)特殊說(shuō)明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
- 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
- 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
- 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
- 5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
- 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
- 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。
最新文檔
- fpga quartus_ii_時(shí)鐘約束
- 555時(shí)序電路
- 555時(shí)序電路
- (洗菜統(tǒng)計(jì)作業(yè)3時(shí)序)
- asic時(shí)序約束、時(shí)序分析
- 數(shù)字電子技術(shù)-06時(shí)序邏輯電路
- quartus ii中tsutco的約束方法
- 讓 xdc 時(shí)序約束為您效力
- 國(guó)產(chǎn)FPGA互連接時(shí)序建模.pdf
- 時(shí)序驅(qū)動(dòng)的FPGA布局算法研究.pdf
- quartus-ii使用教程-完整實(shí)例2
- quartus常見錯(cuò)誤分析
- 基于fpga的時(shí)序邏輯電路設(shè)計(jì)
- 基于fpga的ccd時(shí)序電路設(shè)計(jì)
- FPGA靜態(tài)時(shí)序分析的研究與實(shí)現(xiàn).pdf
- 通用時(shí)序優(yōu)化FPGA裝箱算法研究.pdf
- 實(shí)時(shí)工作流建模與時(shí)序約束驗(yàn)證.pdf
- FPGA的時(shí)序邏輯設(shè)計(jì)及系統(tǒng)優(yōu)化.pdf
- FPGA的靜態(tài)時(shí)序分析研究與設(shè)計(jì).pdf
- 皮膚創(chuàng)傷修復(fù)中IL-10、IL-4時(shí)序性表達(dá)的實(shí)驗(yàn)性研究.pdf
評(píng)論
0/150
提交評(píng)論