基于Stratix Ⅳ FPGA雙DDR2接口的信號完整性與時序分析.pdf

1、眾所周知，在PCB版圖設(shè)計中，MCU與DDR2間的走線排布是件非常困難的事情。而在實際應(yīng)用中，含有雙DDR2的設(shè)計尤為常見。本論文既以Altera公司的StratixⅣFPGA與Micron公司的MT47H18M8 DDR2接口數(shù)據(jù)通信為研究對象，通過分析DDR2接口的數(shù)字電平形態(tài)與時序，制訂一個PCB排布方案，使得CPU與DDR2之間的通信更為可靠。
　　 論文分別深入分析了所有類型DDR2接口的信號，包括時鐘信號、地址/命令

2、信號、寫數(shù)據(jù)選通信號以及寫數(shù)據(jù)信號。通過PCB傳輸線的阻抗控制、傳輸線T型分枝結(jié)構(gòu)的優(yōu)化、驅(qū)動電流的選取以及最重要的端接或片上終結(jié)電阻，來實現(xiàn)數(shù)字波形的修飾與幅度調(diào)整，從而獲得最優(yōu)的電平判決。另一方面，在時鐘系統(tǒng)中由于雙DDR2接口的地址/命令捕獲與時鐘信號構(gòu)成源同步時鐘系統(tǒng)，寫數(shù)據(jù)捕獲與寫數(shù)據(jù)選通信號也構(gòu)成源同步時鐘系統(tǒng)。但二者的區(qū)別在于，寫數(shù)據(jù)捕獲是在選通信號的上下沿觸發(fā)，而地址/命令捕獲只在時鐘信號的上跳沿觸發(fā)。在各自的源同步時鐘

3、系統(tǒng)中，同時使建立時間裕量與保持時間裕量最大，即建立時間裕量等于保持時間裕量。本論文通過找出系統(tǒng)的建立/保持時間裕量與時鐘線、選通線、數(shù)據(jù)線以及地址/命令線信號傳輸時延的關(guān)系，進一步結(jié)合阻抗控制下的單位長度PCB傳輸線的時延，得到建立/保持時間裕量與PCB傳輸線長度的關(guān)系。通過調(diào)整傳輸線的長度，來實現(xiàn)建立時間與保持時間裕量的最大。
　　 論文中對時序的仿真，使用了眼圖測量與眼圖模板標示。首先分別設(shè)定數(shù)據(jù)線、數(shù)據(jù)選通線、地址/命令