DDR3高速并行總線的信號(hào)與電源完整性分析.pdf

1、隨著電子技術(shù)的迅猛發(fā)展，高速電路以及低電壓低功耗設(shè)備越來越普及，這對(duì)傳統(tǒng)的PCB設(shè)計(jì)者提出了更高的要求，更大的挑戰(zhàn)。國外早在二十世紀(jì)90年代就已經(jīng)開始了高速電路信號(hào)完整性和電源完整性的研究，目前已經(jīng)有了成熟的方案，而在我國正處于發(fā)展階段，本文針對(duì)這種現(xiàn)狀，以DDR3模塊為例進(jìn)行了信號(hào)完整性和電源完整性的分析。
　　本文采用行業(yè)內(nèi)廣泛使用的Cadence軟件進(jìn)行仿真，通過仿真的方法對(duì)信號(hào)完整性與電源完整性進(jìn)行研究。文中對(duì)信號(hào)完整性中

2、的反射和串?dāng)_現(xiàn)象，從產(chǎn)生機(jī)理，到影響因素，以及減弱和消除的措施都進(jìn)行了詳細(xì)的仿真分析，同時(shí)對(duì)電源完整性的基礎(chǔ)理論與設(shè)計(jì)方法進(jìn)行了敘述。最后以實(shí)際電路板上的DDR3模塊為例，對(duì)其地址總線、選通信號(hào)、數(shù)據(jù)信號(hào)等分別進(jìn)行了仿真，同時(shí)將仿真的結(jié)果與實(shí)際測(cè)試結(jié)果進(jìn)行了對(duì)比，并且以一個(gè)1.5V平面對(duì)為例進(jìn)行了電源完整性的仿真分析。
　　本文通過對(duì)反射和串?dāng)_的仿真分析得到了減小或消除反射和串?dāng)_的方法;通過對(duì)DDR3并行總線的仿真與對(duì)比，驗(yàn)證了高