基于雙PLB總線DDR2存儲(chǔ)控制器的設(shè)計(jì)與驗(yàn)證.pdf

1、隨著電子技術(shù)的快速發(fā)展，電子產(chǎn)業(yè)各領(lǐng)域?qū)Υ鎯?chǔ)器的需求越來(lái)越大，對(duì)存儲(chǔ)器性能的要求也越來(lái)越高。DDR2存儲(chǔ)控制器憑借其高效的傳輸速率、低功耗、可靠和安全等優(yōu)勢(shì)成為最佳選擇，廣泛應(yīng)用于通用計(jì)算機(jī)和高端嵌入式系統(tǒng)中。DDR2存儲(chǔ)控制器是實(shí)現(xiàn)了DDR2內(nèi)存訪問(wèn)的控制接口，具有復(fù)雜的時(shí)序和結(jié)構(gòu)。通過(guò)對(duì)DDR2存儲(chǔ)技術(shù)和CoreConnect總線的規(guī)范和相關(guān)技術(shù)的學(xué)習(xí)和研究，為了提高存儲(chǔ)器的性能，增加存儲(chǔ)的帶寬利用，本文提出了一種基于雙 PLB總線

2、的DDR2存儲(chǔ)控制器的設(shè)計(jì)。設(shè)計(jì)的DDR2存儲(chǔ)控制器兼容國(guó)際標(biāo)準(zhǔn)，功能全面。其較高的設(shè)計(jì)難度，為提升自主內(nèi)存設(shè)計(jì)提供了一定的積累經(jīng)驗(yàn)。
　　本研究主要工作集中在DDR2存儲(chǔ)控制器及雙PLB總線接口等關(guān)鍵模塊的設(shè)計(jì)、功能驗(yàn)證平臺(tái)的搭建及驗(yàn)證的實(shí)施、驗(yàn)證覆蓋率的驗(yàn)證等幾個(gè)方面。本文首先使用硬件描述語(yǔ)言Verilog，遵循先進(jìn)的自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)對(duì) DDR2存儲(chǔ)控制器的設(shè)計(jì)，實(shí)現(xiàn)了數(shù)據(jù)的高速率正確傳輸，高達(dá)333MHz，帶寬最高達(dá)到

3、5.32GB/sec。然后通過(guò)對(duì)CoreConnect總線的研究，采用PLB總線設(shè)計(jì)了雙PLB總線接口，將帶寬的利用率高到83％，可根據(jù)具體應(yīng)用配置成單PLB接口，提高了應(yīng)用的靈活性。接著通過(guò)對(duì)功能驗(yàn)證原理和驗(yàn)證平臺(tái)結(jié)構(gòu)的學(xué)習(xí)和研究，搭建了DDR2存儲(chǔ)控制器的仿真驗(yàn)證平臺(tái)，設(shè)計(jì)編寫(xiě)了平臺(tái)中的總線功能模型組件和各功能驗(yàn)證測(cè)試項(xiàng)，完成了基于總線功能模型的DDR2存儲(chǔ)控制器的仿真驗(yàn)證。最后，對(duì)設(shè)計(jì)的功能驗(yàn)證進(jìn)行覆蓋率驗(yàn)證，覆蓋率達(dá)到90％以上